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FPGA高效除法器(完整注释版》 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 16:25:13 03/04/2012 // Design Name: // Module Name: chufaqi // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module chufaqi(clock, reset, word1, word2, Start, quotient, remainder, Ready, Error); parameter L_divn=8;//被除数长度 parameter L_divr=4;//除数长度 parameter S_idle=0,S_Adivr=1,S_Adivn=2,S_div=3,S_Err=4; parameter L_state=3,L_cnt=4,Max_cnt=L_divn-L_divr; input[L_divn-1:0] word1;//被除数 input[L_divr-1:0] word2;//除数 input Start,clock,reset; output[L_divn-1:0] quotient;//商 output[L_divn-1:0] remainder;//余数 output Ready,Error; reg[L_state:0] state,next_state;//状态 reg Load_words,Subtract,Shift_dividend,Shift_divisor;//加载数据，减法操作，移动被除数，移动除数 reg[L_divn-1:0] quotient; reg[L_divn:0] dividend;//扩展的被除数 reg[L_divr-1:0] divisor;//除数寄存器 reg[L_cnt-1:0] num_shift_dividend,num_shift_divisor; reg[L_divr:0]comparison;//测试性质减法结果 wire MSB_divr=divisor[L_divr-1];//除数最高位 wire Ready=((state==S_idle)!reset);//准备好信号 wire Error=(state==S_Err);//错误状态 wire Max=(num_shift_dividend==Max_cnt+num_shift_divisor);//是否到达最大可移动次数 wire sign_bit=comparison[L_divr];//为1，则测试，所选位置，被除数小于除数，为0，则被除数大于除数 always@(state or dividend or divisor or MSB_divr)//从被除数中减去除数 begin case(state) S_Adivr:if(MSB_divr==0)//在调整除数状态时，除数最高位为0 comparison=dividend[L_divn:L_divn-L_divr]+{1b1,~(divisor1)}+1b1;//测试除数向左移动1位后，想减结果 else comparison=dividend[L_divn:L_divn-L_divr]+{1b1,~divisor[L_divr-1:0]}+1b1;//已经为1，则直接测试想减结果 default: comparison=dividend[L_divn:L_divn-L_divr]+{1b1,~divisor[L_divr-1:0]}+1b1;//其他状态，也是直接测试想见结果 endcase end assign remainder=(dividend[L_divn-1:L_divn-L_divr])num_shift_divisor;//余数移位对应于除数移位 always@(