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CMOs电路上升/下降时间研究 朱宁，周润德，羊性滋 (清华大学徽电子所 北京 100084) E-mail:zhun@dns.ime.tsinghua.edu.cn 摘要 本文分析了CMOS电路在非理想输人情况下的输出上升尹下降时间特性，通过理论 分析得到了输出上升压降时间随输人上升/下降时间变化的关系曲线，在此基础上得到了 一个比较简单的线性近似计算公式，并且通过HSPICE电路模拟验证了此公式的有效性. 实验结果说明在一般情况下翰出上升/下降时间随输人的变化是比较缓慢的. 关拉词 CMOS电路 卜升沪下降时间 HSPICE 引 言 九十年代以来，集成电路设计已越来越依赖于各种CAD/EDA工具.因此，这些设计工 具中所采用的各种分析模型的精确性对于设计的成功是至关重要的.集成电路设计中时序 分析的重要性使得时序模型成为研究得最多的问题1,21.对于理想输人情形(即阶跃输人) 的延时和上升/下降时间的分析已经比较深人了，对于非理想情况 (即输人转换时间不为 零)下的输出传输延迟分析也得到了比较好的结果3!1.本文主要讨论非理想输人情况下的 输出上升/下降时间特性. 在实际电路中，内部输人信号总是存在一定的上知下降时问T;，这就使得输出延迟时 间k与理想情况不同.文献p)提出dt近似XT，增加而线性增加，SPICE模拟结果也验证了 这一结论.但是对于输出上升压降时间:。的变化，情况就要复杂一些.在第二部分我们将 通过理论分析证明:。并不随T严格单调变化，而是存在一个T。保持不变的区域.在第三 部分，我们将得到 :。的一个近似计算公式，并且用HSPICE电路模拟进行验证.在最后一 部分将给出结论. 2非理想输入下输出上升/下降时间分析 以CMOS反相器为例进行分析.假定其输人由零电平变化至VDD，当T，不为零时， 可以分为两种情况，第一种情况是输人变化比较迅速，以至当输人到达VDD时，NMOS 管仍处于饱和状态;第二种情况是输人变化比较缓慢，在输人到达VDD之前NMOS管已 进入线性区 下面将对这两种输入下的、变化情况分别进行分析. 2.1、较小时、随、的变化 此时又可分为四个工作区域.第一个区域为愉人电压v，从零变化至V二时，此时输出 国家九五重点科技攻关项目97-760-02-01 .391. 电压vo保持为岑.第二个区域为v,从V二变化至VDD时，此时NMOS管工作在饱和区， 可以计算得、。为I;1: .‘__ k,,r. t ____ 」二主生 v_= v口 口 一 — (— .v口U 一 V朴，)- r,‘t‘T，(1) 6C,VDDr， VD D 其Pk,=C_uw叽/L、 当t=、时输出电压为 v.=VDD - k,r‘ (VDD 一v- } (2) 6C,VDD 使 (1)式成立的条件为v,?VDD VT,，由 2〔)式可得:T、6C,VTA,VDD k,(VDD一VTN) 第三个区域为v.保持为VDD，而v。从v，变化至 (VDD一VTN)，此时NMOS管仍 工作于饱和区，可求得其输出电压为 一· -1C}VNDD(VDD一VTN，’“一，一““一 ) 3 ( J〔卜‘，J。 十2C,lv,-(VD竺二生I) ) ’ ( k,(VDD一1}-少s 第四个区域为NMOS管工作在线性区，此时v。的计算与阶跃输人时相同，为 t 一 t C, In(翌竺全竺立匕生)，:t,o ) 5 ( k,(VDD一V-)