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CMOs集成电路静电击穿机理的研究 于宗光 王成 王万业 (无锡微电子科研中心，无锡，214035) 摘要:CMOS集成电路的静电击穿一直是影响集成电路可靠性的一个重要因素.当器件尺 寸缩小到1微米以下时，在减小芯片1/0尺寸，提高工作频率的同时，保证较高的抗静电 能力就显得尤为重要.本文首先对几种1微米CMOS集成电路进行燎电击穿实验，分析了 各种击穿机理.在此签础上，提出了从1/0保护结构及设计规则等方方面提高CMOS集成 电路抗静电能力的措施. 一、引言 众所周知，在CMOS芯片中必须采用在片静电泄漏 (ElectrostaticDischarge)保护 电路，在高速、高集成度应用领域，当IC的工作速度提高时，在片ESD保护面临着许多 困难。其中之一是如何在 1/0电容的减少和ESD容限提高之间折衷。高速工作要求低的UO 电容，但在通常情况下，随着1/0电容的减少，ESD能力下降。这是因为为了提高 ESD 的能力，需要增大ll0晶体管的尺寸，但这样会导致UO电容的增加。当MOSFET被用做 输出管时，到栅的漏接触 (drain-contracttogatespace,S.)以及整个宽度(WW1)对ESD 来说，是关键参数。为了得到足够的ESD阂值电平，Sg和W..应该大于设计规则或电路 设计的最小值。 在CMOS电路中，多管脚芯片整个芯片面积通常决定于带输入、输出保护PAD的面 积。如果带ESD保护的每一个PAD的芯片面积减少，整个芯片的面积就会减少，而且每 一个PAD的寄生电阻和寄生电容就会减少，从而提高了器件的工作速度。所以在亚微米 VLSI/ULSI’中，非常需要利用较小的芯片面积制作较高ESD失效阂值的ESD保护电路。 在CMOS输出缓冲器中的NMOS和PMOS管的漏通常直接连接到愉出PAD，以驱动 外部负载，所以CMOS输出缓冲器对于ESD应力来说更脆弱。为了提高CMOS输出缓冲 器的抗ESD能力和驱动服入能力，输出NMOS和PMOS器件通常设计成大尺寸器件。 在先进的亚微米CMOS工艺中，甚至即使这样大的器件尺寸，CMOS输出缓冲器的的ESD 能力也严重退化。 所以，ESD问题是CMOS集成 电路中的主要问题之一。 R, S, Rz 二、抗ESD实验及分析 z.1静电实验原理 A端 静电试验原理图如图1所示。 DUT 其中R,=10-100,R,=150001 高压稳 插座 1%,C,=100pf士10%(绝缘电阻小 压 电源 于1020)，S，为高压继电器，Sa B端 为普通闭合开关。测试时，将电 路的其中一个管脚连接到 A端， 另一个管腿连接到S端。首先对 图 1 ESD试验原理 图 电容进行充电，然后通过被测元 褚:忿 场公二 虑 全吧J~ 一 件的两个管脚放电。在 B端进 行电流波形的检测，电流波形 如图2所示。其中Tri为上升 时间，要求小于lOns,Tdi为衰