无线传感网3.ppt

一种无线传感网中微秒级时钟同步设计 刘 强 仲伟冲 同步方法与原理 传统的时钟同步方法 , 如采用 GPS 的同步方式, 由于成本较高 , 不太适用于普通 的工程应用 “网络时间协议 (NTP , networktimeprotoeol)是一种低成本的时钟同步方案, 但 由于其时间戳 ( timestamp )标记是在应用层进行的, 同步精度也只能达到毫秒级 ,不适用于有高精度同步需求的环境 “IEEE1588”时钟 同 步协议标准利用现有的 通信链路就可实现高精度的时钟 同步, 在以太网的时钟 同步技术中应用 广泛 ”本文基于 IEEE1588 时钟同步协议的基本思想 ,将其稍作改进应用在星形无线传感器网络中。 * * 由中央基准时钟节点B通过点到点的无线通信链路连接到从时钟节点A 1一 A4 , 各节点均包含由晶体振荡器和时钟计数器构成的本地数字时钟单元 。晶振本身及外在环境等因素都会造成各节点的时钟产生不同步的现象 , 时钟 同步的 目的就是维护一个全局统一的时间标准 , 本设计中基准时钟节点 B 作为网络的统一时间基准 , 从时钟节点可 以通过与基准时钟节点之间传输包含有时间信息 的 数据来得到 自 身相对基准时钟的时间偏 差值 , 从而对本地时钟计数器进行调 整 简而言之 , 整个网络的同步方法就是各个从 时钟节点通过与基准 时钟节点周期性地 “对时” 来调整本地时钟 , 达到网络 中 各节点与统一的基准时钟保持同步的目的。 * * 同步过程原理 * * * * 同步方法精度分析 影响同步精度的因素 * * 关 键技 术 * * 测试平台设计 采用FPGA和无线模块nRF24L01构成基本的无线传输节点设备，无线模块配以外接天线。在FPGA内部构建Nios II软核处理器系统，进行对无线模块功能的控制，FPGA内部设计了一个32-bit的时钟计数器，FPGA通过SPI接口与nRF24L01芯片的对应管脚直接相连。nRF24L01芯片的IRQ 管脚产生的低电平中断信号来触发锁存发送或接收时刻所对应的时钟计数器的值。在Nios II系统中增加一个32-bit 的输人PIO 作为Nios II系统的输人来读取时间戳的值，两节点的硬件电路一致，电源和地信号使用开发板上的3.3 V 电源和地，系统时钟为50MHz。无线模块发送速率为2Mbit/s，功率为0dBm。 1、硬件设计 硬件电路图如下图： 软件设计中主要实现了针对SPI接口基本操作的读写函数、针对nRF24L01的寄存器配置函数，以及初始化、发送和接收数据的函数。 从时钟节点A的软件实现流程如下： （1）无线模块初始化； （2）进入发送模式并发送同步数据包； （3）利用nRF24L01产生的发送中断记录 的值 后清中断，并立即进人接收模式； （4）接收到节点B发来的数据包后利用nRF24L01产生的接收中断记录 后清中断； （5）将4个时间标记信息存人SDRAM 中，延时5 ms； （6）进人发送模式开始下一个周期的同步数据传输。 2、软件设计 基准节点B的软件实现流程为： （1）无线模块初始化； （2）设置为接收模式等待节点A的发送数据； （3）利用nRF24L01产生接收中断来记录 并且清除接收中断； （4）立刻发送确认包到节点A，确认包中的数据为 和 ， 为节点B确认包的发送时刻所对应的计数值，本次所传输的值是上一周期的 值； （5）发送完成后清除发送中断并立刻切换到接收模式等待下一个周期节点A发送来的数据。 本测试一共进行200个同步数据传输周期。间隔为5ms，每个周期完成后节点A都将4 个时间戳值存人系统的内存SDRAM中。在测试中并没有进行对时操作，本测试的目的是得到传输时延和时间偏差值随时间的变化规律。 同步性能仿真 实验测试在室外常温环境下进行，测试结束后从节点A的SDRAM中读出所存储的所有数据并存入文件，用Matlab对所得到的200组数据进行同步性能的仿真，得到两节点间的传输时延 随同步传输周期的变化规律，如下图所示： 为了更细微地观察到两节点在同一时刻的时间偏差值 随时间的变化规律，将最终测试得到的数据做一些调整，使开始时刻两节点的 值减小到10 以内，并不影响 随时间的变化规律，如下图所示： 上图中所示在两个对时间隔内两节点的时间差值在按照线性规律减小，这是由于节点A的时钟运行速度大于节点B所造成的，在这里可以让节点A在进行周期性对时的基础上通过对本地时钟计数值进行调整来进一步提高同步后的精度，设节点A每次进行同步对时的时刻为n