低电压SRAM位线漏电流补偿电路设计研究.pdfVIP

低电压SRAM位线漏电流补偿电路设计 季科夫吴金魏同立 (东南大学微电子中心210096) 摘要在SOC系统级芯片中，静态内存占有很重要的地位，嵌入式和低压应用成为SRAM 设计目前的主流方向．本文提出了一种低电压SRAM位线漏电流补偿电路设计方案， 以提升SRAM的规模和速度性能． 关键词SOC静态内存超大规模位线漏电流 1引言 随着CMOS工艺的进步，静态内存的电源电压(V叻)和晶体管的阈值电压(、h)呈下降趋 势，但速率不同导致有效驱动电压(Vos-VnI)减小，电路性能下降。此外，降低静态内存中晶 体管的阈值电压要比降低逻辑电路中晶体管的阈值电压困难。主要由于位线漏电流增加，存 储数据的稳定性下降，并导致电路的静态功耗上升。因此，如何解决静态内存的位线漏电流 在静态内存的设计中变得至关重要。但是抑制位线漏电流和提高静态内存的速度是个需要折 衷解决的问题，高速的静态内存需要降低存储单元晶体管的阈值电压，而减小位线漏电流需 要较高的阈值电压。通常采用电压提升电路ilJ以解决以上问题，但是需要额外的时钟控制电路， 使电路趋于复杂；也可以采用多阈值电压管睇儿引，但这将会大大提高成本：也可以采用用于 DRAM的字线负压方案[41和WLCpJ，这些方法都存在着电路复杂和高成本的缺陷。本文给出 一种设计方案，在低阈值电压和低电源的静态内存电路中，无需降低电路的速度，对位线漏 电流进行补偿，使存储单元数据的稳定性提高。 位线漏电流分析 图1所示的普通SRAM采用了预充电结构，预充电电压由于P2和P2B的作用比VDD小 VTH，以及为提高读写操作速度采用了灵敏放大器(SA)。两条位线BL与BLB在预充电过程结 束后为高电平，此时会有漏电流通过传输晶体管流向数据为0的存储单元。位线漏电流的大 小取决于连接于位线存储单元数据为0的个数。如果产生如图l所示的情况，即一条位线(BL) 连接的存储单元中只有一个为“1”，其余为“0”，相应的另一条位线(BLB)连接的存储单元中只 有一个为…0’，其余为“l”。如果要读取M1中的数据，在读取数据脉冲到来之前，BL线漏电 流会使位线BL的电平下降，从而导致灵敏放大器SA输出错误结果。漏电流的大小受传输晶 体管阈值电压和工艺的影响很大，如图2、图3161171所示。此外，SRAM规模增加，漏电流显 著上升。当漏电流达到正常工作电流的10％时，认为电路已处于非正常工作状态。为了保持 存储单元数据的稳定性，通常要使存储单元中输出晶体管的电流驱动能力大于传输晶体管， 即采用较高B值。因此通过增加存储单元中驱动晶体管尺寸或者降低其VTH的值，达到保持 117 存储单元数据稳定的效果。静态内存静态功耗可以通过提高传输晶体管的Vm得到降低。 《 ∑ 皇 ￡ k 避祭 j l工·≮一。一 U P0卜—L一砖1B ：扭箸吐! 0．050．15 0．35 0．25 0．450．55 0．65 BL BLB r——-1 ———．1 SA卜—一 VTH(V) OUTlI OUTB 图 l 图2 0．15urn工艺下位线漏电流 256个单元的 图3位线漏电流与存储单元电 RA／Vl漏电流 与存储单元电流的关系 流随工艺进步的趋势 3位线漏电流补偿电路 ．位线漏电流是SRAM中灵敏放大器(SA)的干扰噪声电流，当达到一定的阈值后会导致错 误输出。为了减小位线漏