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PAGE  2016 Verilog 语言 ·实验报告· 专 业：计算机科学与技术班 级：CS1409学 号：U201414813姓 名：唐礼威电 话：邮 件：1770723422@完成日期：2016.6.13 华 中 科 技 大 学 课 程 实 验 报 告 PAGE 1 目 录  TOC \* MERGEFORMAT 1 数据通路实验  PAGEREF _Toc453928693 \h 1 1.1 实验目的  PAGEREF _Toc453928694 \h 1 1.2 实验内容及要求  PAGEREF _Toc453928695 \h 1 1.3 实验方案  PAGEREF _Toc453928696 \h 2 1.4 实验步骤  PAGEREF _Toc453928697 \h 2 1.5 故障及分析  PAGEREF _Toc453928698 \h 2 1.6 仿真与结果  PAGEREF _Toc453928699 \h 3 1.7 心得与体会  PAGEREF _Toc453928700 \h 4 2 FSM实验  PAGEREF _Toc453928701 \h 5 2.1 实验目的  PAGEREF _Toc453928702 \h 5 2.2 实验内容及要求  PAGEREF _Toc453928703 \h 5 2.3 实验方案  PAGEREF _Toc453928704 \h 6 2.4 实验步骤  PAGEREF _Toc453928705 \h 6 2.5 故障及分析  PAGEREF _Toc453928706 \h 7 2.6 仿真与结果  PAGEREF _Toc453928707 \h 7 2.7 心得与体会  PAGEREF _Toc453928708 \h 8 3 意见和建议  PAGEREF _Toc453928709 \h 9 4 附录  PAGEREF _Toc453928710 \h 10  TOC \o 1-2 \h \z \u  数据通路实验 实验目的 综合应用掌握的简单组合电路和时序电路的设计方法，完成一个简单的数据通路的设计。 实验内容及要求 1. 根据下图给出的数据通路（图中R0、R1和ACC是寄存器，+是加法器，其它则是多路选择器），完成相应的Verilog程序设计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位； 2. 根据下图给出的数据通路（图中SUM和NEXT是寄存器，Memory是存储器，+是加法器，==0是比较器，其它则是多路选择器），完成相应的Verilog程序设计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位。 实验要求：程序必须自己编写，满足数据通路设计要求，综合结果正确。 实验方案 根据要求，先把选择器、加法器、寄存器、比较器和存储器分模块编写，在主模块中根据数据通路调用即可。题目中要求数据线宽度为8位，并且可以扩充至16位或32位，所以在前面定义WIDTH，利用parameter的参数传递功能来实现。 实验步骤 1.分模块编写代码（见附录） 2.运行综合Run Synthesis 3.综合成功后检查RTL Analysis中的电路图Schematic 故障及分析 刚开始跑出来很多线是断的，后来发现是引脚对应部分的代码没有写完整。后来加法器和ACC的参数顺序写错，导致接线与题给的不一致，发现问题后及时改正了。 仿真与结果 Schematic图形如下： 第一个数据通路： 第二个数据通路： 由以上两图可得，成功完成了要求的数据通路的设计，满足了各基本器件的输入输出链接要求；改变数据线宽度后再检查电路图，发现数据线做出相应改变，完成该实验。 心得与体会 对数据通路的设计有了更好的理解，明白了数据通路的基本器件构成，熟悉了这些器件的功能和端口，掌握了Verilog完成基本运算器件的设计，完成了数据通路的设计。 FSM实验 实验目的 掌握用Verilog语言进行FSM设计、实现和仿真的方法。 实验内容及要求 5.1_1、用FSM实现一个mealy型序列检测器，对一位的串行输入序列中的“1”的数量进行检测。如果“1”的总数可以被3整除，输出“1”，否则输出“0”。 5.1_2、用FSM实现一个moore型序列检测器，对两位的串行输入序列进行检测。输入01,00时，输出0，输入11,00时，输出1，输入10,00时，输出反向。 5.1_3、用FSM实现一个计数器（采