DSP10系统与实验教程_2812的ADC.pptVIP

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2018-01-08 发布于河南
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DSP10系统与实验教程_2812的ADC.ppt

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DSP10系统与实验教程_2812的ADC

F2812模/数转换器（ADC） ADC模块的特点 12位的分辨率，内置双采样-保持器（S/H） 16路模拟输入 (0~3V) 2个模拟输入复选器每通道8路模拟输入 2个采样/保持单元 (每路一个) 串行、并行2种采样工作模式自动序列化 – 在单一时间段内提供16通道的自动AD转换 2个独立的8通道序列化 “双序列化模式” “级联模式” 16个独立的结果转换寄存器（分别设定地址）保存转换结构多触发源启动序列转换（SOC）：外部触发、软件直接启动、事件管理器A/B、外部引脚 ADC功能框图 (级联模式) 12-bit A/D Converter Result Select Result MUX RESULT0 . . . RESULT1 RESULT2 RESULT15 CHSEL00 (state 0) CHSEL01 (state 1) CHSEL02 (state 2) CHSEL03 (state 3) CHSEL15 (state 15) ... MAX_CONV1 Auto sequencer Start Sequence Trigger SOC EOC Software EVA EVB Ext Pin (ADCSOC) 模拟 MUX MUX A ADCINA0 ADCINA1 ADCINA7 ... MUX B ADCINB0 ADCINB1 ADCINB7 ... S/H A S/H MUX S/H B AdcRegs.ADCCHSELSEQ1.bit.CONV00 = 0x3;.???AdcRegs.ADCCHSELSEQ1.bit.CONV01 = 0x2; ADC功能框图 (双序列模式) 12-bit A/D Converter Software EVA Ext Pin (ADCSOC) Result Select Result MUX RESULT0 . . . RESULT1 RESULT7 Result Select RESULT8 . . . RESULT9 RESULT15 CHSEL00 (state 0) CHSEL01 (state 1) CHSEL02 (state 2) CHSEL07 (state 7) ... MAX_CONV1 Auto sequencer Start Sequence Trigger SOC1/ EOC1 SEQ1 CHSEL08 (state 8) CHSEL09 (state 9) CHSEL10 (state 10) CHSEL15 (state 15) ... MAX_CONV2 Auto sequencer Start Sequence Trigger SEQ2 Sequencer Arbiter SOC2/ EOC2 Software EVB Analog MUX MUX A ADCINA0 ADCINA1 ADCINA7 ... MUX B ADCINB0 ADCINB1 ADCINB7 ... S/H A S/H MUX S/H B ADC 示例 AdcRegs.ADCTRL3.bit.SMODE_SEL=1;设置并发模式 AdcRegs.ADCMAXCONV.all = 0x0001; 双重序列发生器2*4=8 ADCCHSELSEQ1.bit.CONV00=0x4;设置ADCINA4和ADCINB4的转换次序（第一） ADCCHSELSEQ1.bit.CONV01=0x0;设置ADCINA0和ADCINB0的转换次序（第二）。。。 ADCCHSELSEQ3.bit.CONV10=0x6；设置ADCINA6和ADCINB6的转换次序（第11） ADCCHSELSEQ3.bit.CONV11=0x7；设置ADCINA7和ADCINB7的转换次序（第11） Result结果 ADCINA4-》ADCRESULT0 ADCINB4-》ADCRESULT1 。。。。 ADCINA7-》ADCRESULT14 ADCINB7-》ADCRESULT15 F2812 ADC 时钟电路 CLKIN (30 MHz) HSPCLK (150 MHz) ADCCLKPS bits ADCTRL3 0011b FCLK (25 MHz) FCLK = HSPCLK/(2*ADCCLKPS) ADCCLK = FCLK/(CPS+1) ADCCLK (25 MHz) CPS bit ADCTRL1 0b To ADC pipeline sampling window ACQ_PS bits ADCTRL1 0111b ADCCLKmax=25 MHz! SYSCLKOUT (150 MHz) PLLCR DIV bits 1010