带DLL反馈的延迟内插法TDC在FPGA上的实现精选.pdfVIP

第 54卷 第 1期 复旦 学 报 (自然科学版) Vo1．54NO．1 2015年 2月 JournalofFudanUniversity(NaturalScience) Feb．2015 文章编号：0427—7104(2015)01—0079—06 带DLL反馈的延迟 内插法 TDC 在 FPGA上的实现 邵 琦，周 灏，来金梅 (复旦大学 专用集成电路与系统国家重点实验室，上海 201203) 摘 要 ：本文设计了在 FPGA上实现的一款带全数字的延时锁定环 (DLL)反馈的TDC电路，该TDC采用了延 迟内插法延迟链结构．解决了利用FPGA配置电路对FPGA内部开关参数进行高低温 (一55~125℃)测试的问 题．延迟链选择的是FPGA中快速进位链 ，在0．18“m工艺FPGA上，分辨率在25℃下能达到 167ps．与另外一 种在反熔丝结构FPGA上实现的TIN2相比，分辨率在0℃，25℃，50℃分别提高了16．8 ，16．5 ，16．7 ．在 相同温度下，分辨率的变化基本保持一致，但反熔丝FPGA上的TDC需要对编码链进行反复的调整，而本文的 TDC通过 DLL锁定就可以完成对延迟链的调整，大大减小了开发和设计的时间和成本． 关键词 ：现场可编程门阵列；时间数字转换；延迟内插法；数字延时锁定环 中图分类号 ：TN432 文献标志码：A 时间数字转换器(Time-to—DigitalConverter，TDC)是用来测量精细时间间隔的专用电路结构．高精 度高分辨率的TDC电路结构在诸如基本物理实验、天体物理研究、集成电路测试领域都具有非常重要的 意义[1]．TDC电路经过几十年的发展，已经形成了几种大家认可的结构．延迟内插法和游标卡尺法就是两 种经典的结构[2]．这些经典的 TDC结构都用到了重复的延迟单元，利用现场可编程 门阵列 (Field ProgrammableGateArray，FPGA)上的逻辑单元阵列来实现这些单元，已经成为近年来 TDC设计的主 流趋势． 这种在FPGA上实现的TIN；有一个致命的缺点：分辨率和测量精度依赖于延迟单元的延时．由于 这种结构是在FPGA上实现的，而通常我们又需要用这个电路结构对FPGA内部的延时路径进行测量． 这不仅需要测量常温下的延时参数，同样也需要测量高低温下的延时参数．在环境温度变化时，这种电路 结构中延迟单元本身的延迟就会发生变化，而每个延迟单元发生的变化又不尽相同．这就给高低温下的 性能测试结果带来了很大的误差，可以说这样测量的结果是不可信的． 在文献[5]中，作者在反熔丝结构的FPGA(QuickLogic)上实现 了一种 TDC结构 ，采用游标卡 尺法延迟链，利用了FPGA 内部的逻辑门的延时和触发器的传播延时作为数字游标卡尺法的两条 延迟链，分辨率达到200ps．此结构还加入了本地的反馈环和校准器 ，使得在 0～50℃的测试分辨率 在196．1ps(0℃)～2O4．1ps(50℃)范围内变化，即±0．02LSB．但是这一结构的TDC需要对编码链 进行反复的调整和再设计，在一次编程的反熔丝的FPGA上实现需要很大的硬件开销和开发设计周 期．在文献 [6]中，作者通过对游标卡尺延迟链 的深入分析，在游标卡尺延迟链 中使用延时锁定环 (DLL)的反馈电路结构[7]，使得测量的结果不随环境因素的变化而变化．采用 0．7 m CMOS工艺 ，在 ASIC电路上实现了这一电路结构，并且精确设计了模拟电压反馈的模拟电路，其 DLL锁定的分辨率 能够达到 30~250ps． 本文正是受到这种反馈 电路的启发，在FPGA 中实现了全数字设计的DLL结构，并把这种结构运用 到延迟 内插法结构的TDC中．温度变化范围从一55℃到 125℃，即使延时单元的延时发生变化，最终也 收稿 日期 ：2014—03—28 基金项 目：国家高技术研究发展计划资助项 目(2O12AAO12OO1) 作者简介：邵 琦(1989一)，男，硕士研究生，来金梅，教授，博士生导师，通讯联系人 ，E-mail：jmlai@fudan．edu．cn．