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第1章 VHDL简介 1.1 VHDL模块 1.2 VHDL语句 1.3 VHDL延迟 1.1 VHDL模块 定义语句： ①信号(Signals) Signal 信号名 : 数据类型 [:=初始值 ] ; 定义语句： ③常数(Constants) constant 常数名 : 数据类型 :=恒定值 ; 结构体的描述方式： 1.2 VHDL语句 七、生成语句 1.3 VHDL延迟 一、惯性延迟 AFTER语句表示惯性延迟。 理想的惯性延迟T：把输入信号延迟T时间，还对任何宽度小于T的脉冲进行拦截。 格式： 信号名2 = [reject 延时1] 信号名1 after 延时2 ; 第1章 VHDL简介 C = REJECT 5ns A AFTER 20ns ； B = A AFTER 20ns ； 【例】 B = TRANSPORT A AFTER 20 ns; 惯性延迟输入输出波形 二、传输延迟 1.3 VHDL延迟 传输延迟输入输出波形 传输延迟T：只是把输入信号延迟T时间。 格式：信号名2 = transport 信号名1 after 延时 ; B = A AFTER 20 ns; 【例1】 三、仿真延迟 在VHDL语句中，如果没有指明延迟类型和延迟量，VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延迟量，这个延迟量就称为仿真延迟（ △延迟或?延迟）。 仿真延迟的引入由EDA工具自动完成。 一个仿真周期产生一个仿真延迟。 仿真命令： force 信号名 V1 t1, V2 t2, … 1.3 VHDL延迟 force X 0 0, 1 10, 0 20, 1 30,0 33,1 35,0 40 A = TRANSPORT X AFTER 10 ns; B = X AFTER 10 ns; C = REJECT 4ns X AFTER 10ns ； 1.3 VHDL延迟 【例】 则： 三、仿真延迟 * * 一、实体说明 Entity（实体）：用来说明模型的外部输入输出特征，类似一个“黑盒”，实体描述了“黑盒”的输入、输出端口。 实体说明格式： 第1章 VHDL简介 ENTITY e_name IS [PORT ( p_name : port_m data_type; ... p_namei : port_mi data_typei );] END [ENTITY] [e_name]; 1、端口名 可以包含字母、数字和下划线。 注意：①必须以字母开头； ②不能以下划线结尾。 2、端口模式 ①IN：输入端口 ②OUT：输出端口 ③INOUT：输入输出双向端口 ④BUFFER：输出端口，即数据从端口流出实体，同时可被内部反馈 1.1 VHDL模块 一、实体说明 3、数据类型 ①位（BIT） 只有两种取值： TYPE BIT IS(0,1); BIT数据类型的定义包含在VHDL标准程序包STANDARD中，而该程序包是包含于VHDL标准库STD中。 1.1 VHDL模块 一、实体说明 LIBRARY WORK; LIBRARY STD; USE STD.STANDARD.ALL; 3、数据类型 ②位矢量（Bit_Vector） 设某输入A为一个8位矢量，则定义： A: in bit_vector (7 downto 0); ③标准逻辑位（Std_Logic） 有9种取值： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); IEEE.Std_Logic_1164中定义的一种数据类型。 1.1 VHDL模块 一、实体说明 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ④标准逻辑位矢量（Std_Logic_Vector） 与Std_Logic一样，定义在std_logic_1164程序包中。 Std_Logic_Vector是一维数组，数组中每个元素的数据类型都是标准逻辑位。 例： B: out std_logic_vector (3 downto 0); ⑤其它类型： 3、数据