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电磁兼容性和PCB设计约束
电磁兼容性和PCB设计约束
中国电磁兼容网
?PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局
PCB材料的选择
?? 通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输线。当传输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者更小的串扰(见《电子工程专辑》2000年第1期应用指南)。
?? 设计之前,可根据下列条件选择最经济的PCB形式:
对EMC的要求
·印制板的密集程度
·组装与生产的能力
·CAD系统能力
·设计成本
·PCB的数量
·电磁屏蔽的成本
?? 当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。
?? 为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技术。根据输出信号的转换情况,S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来,如图1所示。
?? 信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL>IOH.
功能/逻辑类型 ZO(Ω) 电源(典型值)
ECL逻辑
TTL逻辑
HC(T)逻辑 <<10
50
100
200 表1:几种信号路径的传输线阻抗ZO。
?? 逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示。
图1:显示三种特定传输线的(数字)IC之间典型互联图
图2:IC去耦电路。
图3:正确的去耦电路块
表2:去耦电容Cdec..的推荐值。
逻辑电路噪声容限
????????? volt Di/dt
mA?????? ns?? Cdec
?nF COMS(5V)
TTL-LS
TTL-F
HCT
HC(5V)
ACT 1.75
0.4
0.4
0. 7
12
17 2
50
50
50
50
175 100
10
2-3
2-3
2-3
1-2 0.5
5.0
22.0
12.8
7.5
35.0 信号线路及其信号回路
?? 传送信号的线路要与其信号回路尽可能靠近,以防止这些线路包围的环路区域产生辐射,并降低环路感应电压的磁化系数。
?? 一般情况下,当两条线路间的距离等于线宽时,耦合系数大约为0.5到0.6,线路的有效自感应从1μH/m降到0.4-0.5μ H/m.
?? 这就意味着信号回路电流的40%到50%自由地就流向了PCB上其它线路。
?? 对两个(子)电路块间的每一块信号路径,无论是模拟的还是数字的,都可以用三种传输线来表示,如图1所示,其中阻抗可从表1得到。
?? TTL逻辑电路由高电平向低电平转换时,吸收电流会大于电源电流以,在这种情况下,通常将传输线定义在Vcc和S之间,而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流。
?? 在平行导体情况下,传输线的特征阻抗会因为铁氧体而受到影响,而在同轴电缆的情况下,铁氧体只会对电缆的外部参数有影响。
?? 因此,相邻线路应尽可能细,而上下排列的则相反(通常距离小于1.5mm/双层板中环氧树脂的厚度)。布线应使每条信号线和它的信号回路尽可能靠近(信号和电源布线均适用)。如果传输线导体间耦合不够,可采用铁氧体磁环。
IC的去耦
?? 通常IC仅通过电容来达到去耦的目的,因为电容并不理想,所以会产生谐振。在大于谐振频率时,电容表现得象个电感,这就意味着di/dt受到了限制。电容的值由IC管脚间允许的电源电压波动来决定,根据资深设计人员的实践经验,电压波动应小于信号线最坏状况下的噪声容限的25%,下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值:
? I=c·dV/dt
?? 表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限,同时还给出每个输出级应加的去耦电容Cdec.的推荐值。
图4:PCB上环路的辐射
?? 对快速逻辑电路来说,如果去耦电容含有很大串联电感(这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的),电容的值可能不再有用。这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容(100-100Pf),与LF-去耦电容并联。陶瓷电容的谐振频率(包括到IC电源管脚的线路长度)应高于逻辑电路的带宽[1/(π.τr)],其中,τr是逻辑电路中电压的上升时间。
?? 如果每个IC都有去耦电容,信号回路电流可选择最方便的路径,VEE或者VCC,这可以由传送信号的线路和电源线路间的互耦来决定。
?? 在两个去耦电容(每个IC一个)和电源线路形成的电感Ltrace之间,会形成串联谐振电
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