原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
CPLD习题答案
CPLD技术及应用 * 第3章 VHDL入门 EDA技术与VHDL (第二版) 习题解答 process(s0,s1,a,b,c,d) begin if s0 = 0 and s1 = 0 then y = a; elsif s0 = 1 and s1 = 0 then y = b; elsif s0 = 0 and s1 = 1 then y = c; else y = d; end if; end process; 用IF_THEN语句： architecture hdlarch of mux41 is signal stmp : std_logic_vector(1 downto 0); Begin stmp = s1 s0; process(s0,s1,a,b,c,d) begin case stmp is when 00 = y = a; when 01 = y = b; when 10 = y = c; when others = y = d; end case; end process; 使用 CASE 语句： 3-3. 图3-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 图3-18 双2选1多路选择器 参考答案 Library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY VOTE IS PORT(a1,a2,a3,s0,s1:IN STD_LOGIC; ? outy:?out?std_logic); END VOTE; architecture hdlarch of MUXK is signal tmp : std_logic; begin process(s0,a2,a3) begin if s0 = 0 then tmp = a2; else tmp = a3; end if; end process; process(s1,a1,tmp) begin if s1 = 0 then outy = a1; else outy = tmp; end if; end process; end hdlarch; 3-4. 给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-20中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。 图3-32 1位全减器 t0 t1 t2 library ieee; use ieee.std_logic_1164.all; entity h_suber is port (x,y : in std_logic; diff,s_out : out std_logic); end entity ; architecture hdlarch of h_suber is begin process(x,y) begin diff = x xor y; s_out = (not x) and y; end process; end hdlarch; 1 位半减器： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY suber IS --1位全减器 port( x,y : IN STD_LOGIC; sub_in : IN STD_LOGIC; diffr : OUT STD_LOGIC; sub_out : OUT STD_LOGIC); END suber; ARCHITECTURE scharch OF suber IS component h_suber PORT(x,y : IN STD_LOGIC; diff, s_out : OUT STD_LOGIC);
文档评论（0）