基于CPLD 的FIR 数字滤波器的设计与仿真作者 尹晓琦殷奎喜来源.pdfVIP

基于CPLD 的FIR 数字滤波器的设计与仿真 作者:尹晓琦 殷奎喜 来源:微计算机信息 摘要：使用查找表作为滤波器的硬件实现算法，采用硬件描述语言（VHDL ）和层次化、模块化的设计方 法，对整个数字滤波器进行多层次功能模块的划分，完成了各个层次模块的设计，并将所有模块进行组合， 设计了并行和串行有限长脉冲响应(FIR)数字滤波器。使用MAX+PLUS II 软件进行各层次功能模块的设计 输入、设计处理和校验，用波形编辑器绘制了仿真的时序波形图。将事先编写好的VHDL 程序编译后，下 载到目标器件上。整个设计过程在计算机上调试，灵活方便，设计周期很短。 关键词：FIR 数字滤波器；并行；串行；CPLD ；查找表 1 引 言 数字滤波器是一种广泛采用的信号处理部件，在工程实践中，往往要求对信号处理要有实时性和灵活性， 而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求[1] 。随着复杂可编程逻辑器件（CPLD ） 和EDA 技术的发展，使用CPLD 来实现数字滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的 电子工程师采用CPLD 器件来实现数字滤波器。 2 有限冲激响应（FIR ）数字滤波器的硬件设计 FIR 滤波器的硬件设计是指利用设计方法求出冲击响应h(n) ，并把它映射到硬件中去，与输入数据进行卷 [2] 积得到输出数据，从数据的输入到进行卷积都应用硬件来实现 。 2.1 查找表实现卷积运算方法 有限冲激响应(FIR)滤波器的基本结构如图1 所示，由一条均匀间隔抽头的延迟线上对抽头信号进行加权求 和构成。数学表达式为: （式1） 图1 FIR 滤波器直接实现形式 FIR 数字滤波器涉及到大量的卷积运算，使用常规硬件实现时会占用大量的资源。我们可以通过充分利用 [2] FLEX10K 系列芯片所具有的查找表（LUT ）结构，将卷积运算转化为查表移位求和来实现 。 用查表法实现卷积运算时，有并行和串行两种结构。在并行结构中，LUT 的数量根据x(n) 的数据宽度决定。 一位对应一个LUT ，这样速度达到最大，在FLEX10K 的结构中提供了两条专用数据通道，即进位链和级 联链，通过级联链相邻的LUT 可以用来并行计算函数的各个部分。 图2 FIR 滤波器的层次结构 FIR 数字滤波器的层次结构图如图2 所示，控制器模块（Control ）的作用是产生控制信号对延迟、并串转 换、抽头系数、移位相加模块进行控制，以使它们按一定的形式组合在一起实现滤波器功能[3] 。控制器模 块在接收到A/D 转换结束信号后，依次产生移位寄存器使能信号、并行到串行转换的装入信号、移位相加 的装入信号、加减控制信号和滤波结果输出信号等各种控制信号，使上述各个模块按照一定的时序进行操 作，从而完成滤波功能。时延环节模块（Shift-reg）的作用为使A/D 转换后的数据通过不同的触发器，进 而产生不同的延迟。并/ 串转换模块（p-s-ff ）的作用是将通过时延模块产生的不同延迟分别同时转换为查找 表的串行地址，提供给抽头系数模块。抽头系数模块（Sub-rom）将抽头系数的各种组合固化在ROM 中。 它的地址输入端接收并/ 串转换模块的串行输出，然后查表得到卷积的中间数据。移位相加模块通过将中间 数据移位相加而实现两个数相乘的功能。 2.2 并行FIR 数字滤波器的设计 并行FIR 滤波器指的是输入数据是并行的，然后并行的对这些数据进行处理，以便能够达到一个时钟完成 对一个输入数据的处理。下面以8 阶的FIR 滤波器为例对FIR 的设计作详细的说明。由图3 可知并行FIR 滤波器可以分成三大部分，它们分为并行移位寄存器组、加法器组和并行矢量乘法器。 1、移位寄存器组：移位寄存器组是起着延迟器的作用，输入数据x(n)经过每个移位寄存器都要有一个时钟 的延迟。 2 、加法器组：根据线性FIR 滤波器的对称性，把经过延迟的、相对称的冲击响应相对应的输入数据相加， 输出为得到和s(n) 。 3、矢量乘法器：把由加法器组输出的对称的输入值之和与冲击响应h(n)相乘，然后把它们的积相加，并把 它们的