zQuartusII下的-D触发器dff练习+38译码器.docVIP

一. D 触发器设计练习 1 为工程项目新建文件夹 。 2 新建 verilog 程序文件 并输入程序代码，保存文件。文件名与程序中module名字相同。 3 利用新工程向导建立新工程 。 选择FPGA器件 不选用第三方工具 另外，在device菜单可以设置工程的其他选项： 注意设置产生的烧写文件针对的配置器件，根据所使用开发板选择。 4 打开Processing菜单下的 compiler tool 。 点击左按钮，进行程序分析综合 。 无错误后，再点击下面的start按钮，全程编译。 5 建立仿真波形文件 。 新建仿真波形文件，并保存在本工程文件夹。文件名与程序文件相同。 加入仿真观察信号 ： 设置仿真时间： 设置各输入信号的波形： 开始仿真： 观察仿真结果： 仿真通过后，针对开发板系统分配输入输出信号引脚 。 7 重新进行适配 ，产生新的引脚对应文件 。 并再次全程编译。 8 向开发系统烧写配置文件。 进行硬件测试。 用下载线连接开发系统，打开电源。 检测到开发板系统，设置下载线方式。 两种烧写方式： JTAG在线烧写方式，文件为 .sof。下载线连接开发板上JTAG接口。关电源后配置失效。 对专用配置芯片的AS烧写方式，下载线连接As配置口。文件为 .pof。 关掉电源再次上电后程序可自动加载并运行。 9 拿掉下载线 ，进行硬件实验结果观察。 *********************************************************************** 二. 3-8译码器设计练习 1 与D触发器设计相似，先为工程新建文件夹。 新建Verilog文件，输入程序代码并保存，文件名与module模块名相同。 2 利用新建工程向导，建立工程。并设置要产生的烧写文件类型。 3 进行分析综合，无错误后，全程编译。 4 新建波形仿真文件，并加入仿真信号，设置输入信号值 。 5 针对开发板系统分配程序输入输出信号对应的引脚。 重新适配 并全程编译。 6 连接开发板系统与电脑，烧写配置文件。 与D触发器实验相似，有2种烧写方式 。 7 拿掉下载线，观察硬件实验结果。 ************************************************************************ 复位信号不准 确时引起干扰 也可以逐个加入 双击 可更改计数的步进增量 全程编译时已自动分配了管脚 给输入输出信号 逐个分配管脚 烧写 开始烧写 注意此处要打钩 加入要仿真观察的信号 设置输入信号 JTAG烧写方式，烧写到FPGA器件； AS 烧写方式，烧些到专用配置芯片EPCS1