EDA技术设计性实验——数字钟设计-2.doc

实验四 EDA技术设计性实验——数字钟设计 一、实验目的： 1、目的和任务： （1） 通过课程设计使学生能熟练掌握一种EDA软件（QUARTUSII）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计基础。 （2） 通过课程设计使学生能利用EDA软件（QUARTUSII）进行至少一 个电子技术综合问题的设计，设计输入可采用图形输入法或VHDL硬件描述语言输入法。 （3） 通过课程设计使学生初步具有分析、寻找和排除电子电路中常见 故障的能力。 （4） 通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。 2、功能要求： （1） 具有时、分、秒计数显示功能，以24小时循环计时。 （2） 时钟计数显示时有LED灯的花样显示。 （3） 具有调节小时、分钟、秒及清零的功能。 （4） 具有整点报时功能。 3、总体方框图： 本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。 4、设计原理： 数字钟电路设计要求所设计电路就有以下功能：时、分、秒计时显示，清零，时、分调节，整点报时及花样显示。分、秒计时原理相似，可以采用60进制BCD码计数器进计时；小时采用24进制BCD码进行计时；在设计时采用试验电路箱上的模式7电路，不需要进行译码电路的设计；所设计电路具有驱动扬声器和花样显示的LED灯信号产生。 5、性能指标及功能设计： （1） 时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 （2） 时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字数字钟具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 （3） 清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 （4） 蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 （5） LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。 二、 设计方案 1、顶层实体描述 前面已经完成了电子时钟电路的各个组成部分的设计，下面把这些组成部分组装起来，形成完整的总体设计。该电子时钟的命名为clock，其外部端口如下图所示。 各个输入/输出端口的作用如下： （1） clk为外部时钟信号，其频率为1Hz，reset为异步清零信号. （2） sethour和setmin分别为调时调分脉冲输入信号，当en_set为高电平时，每来一个sethour脉冲或 setmin脉冲，时、分输出将分别加1； （3） second[6...0]为秒的个位和十位BCD码输出，min[6…0]为分钟的个位和十位BCD码输出，hour[6...0]为小时的个位和十位BCD码输出，它们最终中用来驱动七段数码管，lamp[2...0]为花样显示输出信号，speak为整点报时扬声器驱动信号。 2、模块划分 3、模块描述 时钟计时模块完成时、分、秒计数，及清零、调节时和分钟的功能。时、分、秒计数的原理相同，均为BCD码输出的计数器，其中分和秒均为六十进制BCD码计数器，小时为二十四进制BCD码计数器。设计一个具有异步清零和设置输出功能的六十进制BCD码计数器，再设计一个具有异步清零和设置输出功能的二十四进制计数器，然后将它们通过一定的组合构成时钟计时模块。 各个输入/输出端口的作用为： （1） clk为计时时钟信号，reset为异步清零信号； （2） sethour为小时设置信号，setmin为分钟设置信号； （3） daout[5…0]为小时的BCD码输出, daout[6...0]为秒和分钟的BCD码输出，enmin和enhour为使能输出信号。 （4） 在时钟整点的时候产生扬声器驱动信号和花样显示信号。由时钟计时模块中分钟的进行信号进行控制。当contr_en为高电平时，将输入信号clk送到输出端speak用于驱动扬声器，同时在clk的控制下，输出端lamp[2..0]进行循环移位，从而控制LED灯进行花样显示。输出控制模块有扬声器控制器和花样显示控制器两个子模块组成 。 4、顶层电路图 顶层文件是由四个模块组成，分别是时、分、秒计数器和报警的VHDL语言封装