存储示波器显示——IC前端设计报告.doc

集成电路前端设计 IC课程设计报告 题目：简易数字存储示波器设计 学 院 专业班级 学生姓名 指导教师 提交日期 目 录 概述………………………………………………………… 3 Verilog HDL语言…………………………………………………… 3 FPGA简介FPGA简介普通模拟示波器 CRT 上的 P31 荧光物质的余辉时间小于 1ms。在有些情况下，使用 P7 荧光物质的 CRT 能给出大约 300ms 的余辉时间。只要有信号照射荧光物质，CRT 就将不断显示信号波形。而当信号去掉以后使用 P31 材料的 CRT 上的扫迹迅速变暗，而使用 P7 材料的 CRT 上的扫迹停留时间稍长一些。 　　那么，如果信号在一秒钟内只有几次，或者信号的周期仅为数秒，甚至信号只猝发一次，那又将会怎么样呢？在这种情况下，使用我们上面介绍过的模拟示波器几乎乃至于完全不能观察到这些信号。 　　所谓数字存储就是在示波器中以数字编码的形式来贮存信号。当信号进入数字存储示波器，或称 DSO 以后，在信号到达CRT 的偏转电路之前，示波器将按一定的时间间隔对信号电压进行采样。然后用一个模/数变换器（ADC）对这些采样值进行变换从而生成代表每一个采样电压的二进制字。这个过程称为数字化。获得的二进制数值贮存在存储器中。对输入信号进行采样的速率称为采样速率。采样速率由采样时钟控制。对于一般使用情况来说，采样速率的范围从每秒 20 兆次（20MS/s）到 200MS/s。存储器中贮存的数据用来在示波器的屏幕上重建信号波形。所以，在DSO中的输入信号接头和示波器 CRT 之间的电路不只是仅有模拟电路。输入信号的波形在 CRT 上获得显示之前先要存贮到存储器中，我们在示波器屏幕上看到的波形总是由所采集到数据重建的波形，而不是输入连接端上所加信号的直接波形显示。1. 利用 FPGA 实现数字存储示波器. 2. 由 FPGA 控制 ADC 对一路模拟信号采样, 采样数据暂存于 RAM 中. 3. 由 FPGA 将 RAM 中的数据读出, 并控制 DAC 输出给示波器显示. 4. 由一个按键模拟触发信号. 5. 选用 GW48-PK2 系统, 编写程序在 FPGA 上实现并加以验证.首先，将FPGA产生的正弦信号经过A/D转换器（本实验采用芯片TLC5510），对模拟信号进行采样，将采样得到的数据暂存于 RAM 中RAM 中DAC 输出给示波器显示 ＡＧＮＤ：模拟信号地；ＡＮＡＬＯＧＩＮ：模拟信号输入端；ＣＬＫ：时钟输入端；ＤＧＮＤ：数字信号地；Ｄ１～Ｄ８：数据输出端口。Ｄ１为数据最低位，Ｄ８为最高位；ＯＥ：输出使能端。当ＯＥ为低时，Ｄ１～Ｄ８数据有效，当ＯＥ为高时，Ｄ１～Ｄ８为高阻抗；ＶＤＤＡ：模拟电路工作电源；ＶＤＤＤ：数字电路工作电源；ＲＥＦＴＳ：内部参考电压引出端之一，当使用内部电压分压器产生额定的２Ｖ基准电压时，此端短路至ＲＥＦＴ端；ＲＥＦＴ：参考电压引出端之二；ＲＥＦＢ：参考电压引出端之三；ＲＥＦＢＳ：内部参考电压引出端之四，当使用内部电压基准器产生额定的２Ｖ基准电压时，此端短路至ＲＥＦＢ端。 TLC5510的内部结构及工作过程： TLC5510模数转换器内含时钟发生器。内部基准电压分压器。１套高４位采样比较器。编码器。锁存器。２套低４位采样比较器。编码器和１个低４位锁存器等电路。TLC5510的外部时钟信号ＣＬＫ通过其内部的时钟发生器可产生３路内部时钟，以驱动３组采样比较器。基准电压分压器则可用来为这３组比较器提供基准电压。输出Ａ／Ｄ信号的高４位由高４位编码器直接提供，而低４位的采样数据则由两个低４位的编码器交替提供。 时钟信号ＣＬＫ在每一个下降沿采集模拟输入信号。第Ｎ次采集的数据经过2.5个时钟周期的延迟之后，将送到内部数据总线上。 课程设计内容及步骤 4.1 dpram的定制 首先，利用文件夹data中的文件，选择所要使用的RAM芯片，对dpram.v的功能模块进行定制，以便调用dpram对采样信号进行存储。 4.2 由基本原理编写verilog程序 由老师所给的VHDL参考程序以及数字存储示波器的基本结构及工作原理编写实验程序如下： （1）reserve模块 `include dpram.v module reserve(clk, key1, trag, adin, dout); input[7:0] adin; input clk,key1; output[9:0] trag; output[9:0] dout; wire[9:0] trag; wire[9:0] do