用FPGA和VHDL设计电子钟.docVIP

EDA技术课程设计报告 （2013学年第2学期） （用FPGA和VHDL设计电子钟） 学生姓名 学 号 系 别 信息电子系 专业班级 电信1101 填写日期 2014-6-28 一、设计要求 利用实验室的EDA实验箱上的晶振、键盘、FPGA/CPLD和数码管完成： （1）分频电路设计； 利用实验室的EDA实验箱上晶振、设计分频电路，产生三个频率：f1、f2、f3。 f1是数码管扫描频率，f1=24n（Hz）,n为数码管的个数，24 Hz是人眼视觉暂留的最低频率。f2=1（Hz）提供时钟计数，f3是键扫描频率。 （2）计数电路设计； 设计24（或12）、60进制计数器分别用来做时、分、秒的计数器。 （3）键扫描译码电路设计； （4）弹跳消除电路设计； （5）显示电路设计。 （6）时钟设定与调整电路设计（调整时间要求闪烁）。 （7）进行仿真和调试。 （8）下载到实验箱上完成演示。 （9）可自行发挥其它功能。 二、设计分析 要完成成一个完整的数字时钟系统，可以先创建制作该时钟所需要的各个功能的电路模块，主要有核心模块和外部输入输出以及显示模块组成。然后将各个模块以级联组合的方式连接组成一个完整的电路模块图。主要模块由时间计数模块、译码显示模块、复位模块组成，其中时间计数模块又可分为时计数模块、分计数模块和秒计数模块。各个模块都可由变现vhdl代码生成，然后对其vhdl文件进行编译，仿真，在做到没有错误的情况后，接入实验箱查看实验结果验证，从而实现数字时钟的设计。 三、各模块设计与调试 1、分频模块 代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY fenpin IS GENERIC(N:Integer:; Port (Clockin:IN STD_LOGIC; ClockOut:OUT STD_LOGIC ); END; ARCHITECTURE Devider OF fenpin IS SIGNAL Counter:Integer RANGE 0 TO N-1; SIGNAL Temp1,Temp2:STD_LOGIC; BEGIN PROCESS(Clockin) BEGIN IF RISING_EDGE(Clockin) THEN IF Counter=N-1 THEN counter=0; Temp1=Not Temp1; ELSE Counter=Counter+1; END IF; END IF; IF falling_edge(clockin) THEN IF Counter=N/2 THEN Temp2=NOT Temp2; END IF; END IF; END PROCESS; ClockOut=Temp1 XOR Temp2; END; 模块原理图： 2、计数模块 （1）、60进制计数模块 60进制计数模块可由一个6进制模块和一个十进制模块组合而成，通过连接实现60进制的计数。 A、十进制模块 代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity JISHU_10 is port(clk ,rst,en,load:in std_logic; dout:out std_logic_vector(3 downto 0); cout:out std_logic:=0); end JISHU_10; architecture b of JISHU_10 is begin process(clk,rst,en,load) variable q:std_logic_vector(3 downto 0):=0000; begin if rst=0 then q:=(others=0); elsif (load=0)then q:=q+1;cout=0; if q=9 then q:=(others=0);cout=1;end if; elsif clkevent and clk=1 then if en=1 then if q9 then q:=q+1; cout=0; else q:=(others=0); cout=1;