硬件电子琴及硬件乐曲演奏电路.docVIP

FPGA嵌入式系统设计专题实践 结课论文 题目：硬件电子琴及硬件乐曲演奏电路 专业：电子信息科学与技术 一、设计题目 硬件电子琴及硬件乐曲演奏电路 二、设计目标 1.学习利用蜂鸣器和按键设计硬件电子琴 2.利用硬件电子琴原理设计硬件演奏电路 3.掌握VHDL编程语言，了解实际设计中的优化方案 三、设计原理 音乐演奏的原理是：由于组成乐曲的每个音符的频率值(音调)及其持续时间(音长)是乐曲演奏的两个基本数据，因此需要控制输出到扬声器的激励信号的频率高低和该频率信号持续的时间。 四、设计内容 1、硬件电子琴 (1） （2）.分频器程序 --filename clk_div3.vhd --description: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY Clk_Div3 IS PORT(clk_in: IN STD_LOGIC; clk_out: OUT STD_LOGIC ) ; END ; ARCHITECTURE myArchitecture OF Clk_Div3 is SIGNAL cnt1, cnt2: integer range 0 to 2; SIGNAL clk1, clk2: STD_LOGIC ; BEGIN PROCESS(clk_in) BEGIN IF rising_edge(clk_in) THEN IF cnt1 2 THEN cnt1 = cnt1 + 1; ELSE cnt1 = 0; END IF; IF cnt1 1 THEN clk1 = 1; ELSE clk1 = 0; END IF; END IF; END PROCESS; PROCESS(clk_in) BEGIN IF falling_edge(clk_in) THEN IF cnt2 2 THEN cnt2 = cnt2 + 1 ; ELSE cnt2 = 0 ; END IF ; IF cnt2 1 then clk2 = 1 ; ELSE clk2 = 0 ; END IF ; END IF ; END PROCESS ; clk_out = clk1 OR clk2 ; END ; （3）.七个中音主程序 module beepx(clk,key,beep,led,ledbt); //模块名称beep input clk; //系统时钟12MHz input[7:0]key; //按键输入 output beep; //蜂鸣器输出端 output[7:0]led; output[7:0]ledbt; //LED输出 reg beep_r; //寄存器 reg[15:0]count,count_end; reg[7:0]key_r; reg[7:0]led_bt; always@(posedge clk) begin count = count + 1b1; //计数器加1 if((count == count_end)(!(count_end == 16hffff))) begin count = 16h0; //计数器清零 beep_r = !beep_r; //取反输出信号 end end always @(key) begin key_r = key; //取键值 case(key_r) 8begin count_end =16h2CCA ; key_r = 8 led_bt = 8; end //中音1的分频系数值 8begin cou