数字电子技术基础第五版第4章.ppt

4.4 组合逻辑电路中的竞争－冒险现象 在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰 信号，使电路产生错误的输出，这种现象称为 竞争冒险。 一.竞争－冒险的概念 原因：主要是门电路的延迟时间产生的。 干扰信号 二.产生竞争－冒险的原因 三. 检查竞争－冒险的方法 只要输出端的逻辑函数在一定条件下能简化成 或 则可出现竞争－冒险现象。 当B=C=1时， Y＝A+A′ 存在竞争冒险 当A=C=0时　 存在竞争冒险 图(a) 图(b) 四. 消除竞争－冒险的方法 １．接入滤波电容 ２．引入选通脉冲 ３．修改逻辑设计（增加冗余项） 解： 例4.3.6 ③对照74HC151输出表达式，求Di ①写出最小项表达式 ②选用8选1数据选择器74HC151，当S′=0时， 令A2=A、A1=B 、A0=C,代入上式得： 比较L和Y，得： ④画连线图 另解: ①写出最小项表达式 ②选用双4选1数据选择器74HC153其中的一半，当S1′=0时，令A1=A、A0=B,代入上式得： ③对照74HC153输出表达式，求Di 可得： D10＝C′ D11＝C D12=C D13=C ④画连线图 例4.3.5（例4.2.2交通灯监视电 路）： 解:取红、黄、绿三盏灯分别用R、A、G表示，设灯亮为“1”，不亮为“0”；故障信号为输出变量用Z表示，规定正常为“0”，不正常为“1”。 R A G Z 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 列真值表 ① 写逻辑函数式 ② 选2个地址输入端的4选1数据选择器(74HC153） 当S1′=0时，令A1=R、A0=A,代入上式得： ③对照74HC153输出表达式，求Di 可得： D10＝G′ D11＝G D12=G D13=1 ④画连线图 例：分析下图电路逻辑功能。 解:∵S1′=S2′=0 ∴74HC153正常工作，且A1=A,A0=B 这是一个全加器电路 4.3.4 加法器 举例：A=1101, B=1001, 计算A+B 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。 （1）半加器： 半加运算不考虑从低位来的进位 A---加数;B---被加数;S---本位和;Co---进位。 真值表 1位加法器 逻辑图 逻辑符号 2个输入端 2个输出端 （2）全加器： A---加数；B---被加数；Ci---低位的进位；S---本位和；Co---进位。 逻辑状态表见下页 相加过程中，既考虑加数、被加数又考虑低位的进位。 课本上采用了圈0的方法 3个输入端 2个输出端 双全加器74LS183 设计由半加器和最少的逻辑门组成一个全加器电路。 思考题： 半加器表达式为： 全加器表达式为： （1）串行进位加法器 如图：用全加器实现4位二进制数相加。 低位全加器进位输出 高位全加器进位输 入 注意：CI0=0 和 进位 多位加法器 串行进位加法器结构简单，但运算速度慢。应用在对运算速度要求不高的场合。 输出逻辑式为 （2）超前进位加法器 为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（Carry Look－ahead）加法器，也成快速进位（Fast carry） 加法器。 超前进位加法器提高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。 74LS283就是采用这种超前进位的原理构成的4 位超前进位加法器，其管脚排列如图4.3.30所示 其中：A3~A0为一个四位二进制数的输入；B3~B0为另一个二进制数的输入；CI为最低位的进位；CO是最高位的进位；S3~S0为各位相加后的和。 例4.3.8 将BCD的8421码转换为余3码 输 入 输 出 D C B A Y3 Y2 Y1 Y0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1