基于FPGA的新型位同步时钟提取方案的设计-Read.DOCVIP

一种基于FPGA的新型位同步时钟提取方案及实现 摘要： 关键词：位同步，锁相环，FPGA，异步串行码流 1 引言： 同步技术在数字通信系统中，是非常重要的技术。位同步是最基本的同步。位同步时钟信号不仅用于对输入码元信号的监测保证收发同步，而且在对获取祯同步，群同步及对接收的数字码元进行各种处理过程中也为系统提供了一个基准的同步时钟。 随着现代电子技术的发展，数字系统趋于模块化，小型化，芯片华，因此如何实现同步系统的模块化和芯片化是急需解决的问题。 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。 2 位同步时钟提取方案的原理 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示： 图1 码流滞后于本地时钟△T示意图 图2 码流超前于本地时钟△T示意图 从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。用VHDL语言描述为： if (code_in’event and code_in=’1’) then if (code_in and clk)=’1’ then q=’1’ else q=’0’ end if end if 程序中输出信号q可作为控制电路的输入信号。 本设计方案的系统框图如图3所示： 框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。控制计数器的计数输出用来控制相位调整选择模块的选择端。 相位调整选择模块由相位调整和相位选择功能。 图3 系统功能框图 3 设计实现 依据图 3系统功能框图，利用 Altera 公司的 Quartus II 设计软件，采用自顶向下的模块化设计方法，用 VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。 本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个与门和一个D触发器就可以实现，如图4 所示。图中的 的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。 控制计数器设计使用Quartus II的MegaWizard Plug_In Manager工具来实现一个简单的双向 数器，计数方向由鉴相器输出q控制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。在原理图输入时可以任意改变分频器的分频系数和计数器的计数系数。 分频器设计输出时钟信号的占空比为50%，且分频系数N可调，用VHDL语言实现并由软件自动生成元件符号供原理图调用，如图5所示。 下面给出分频器的VHDL语言关键描述语句 if(clkevent and clk=1) then if(count=N-1)then --计数周期 count=0; else count=count+1; if count(integer(N/2)) then --产生分频脉冲 outclk=0; else outclk=1; end if; end if; end if; 相位调整选择模块的相位调整功能可以用延迟方式实现。在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方