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第五讲 应用VHDL设计数字系统 1.基本门电路设计 2.数据选择器的设计 3.数据分配器的设计 4.三态门的设计 5.单向总线缓冲器设计 6.编码器设计 7.优先编码器的设计 8.码制变换译码器 第五讲 应用VHDL设计数字系统 9.二－十进制BCD译码器设计 10.显示译码器的设计 11.半加器设计 12.全加器设计 13.6位加法器设计 14.4位加减法器设计 15.3位乘法器的设计 16.奇校验电路设计 1.基本门电路的设计 基本门电路主要用来实现基本的输入/输出之间的逻辑关系，包括与门、非门、或门、与非门、或非门、异或门、同或门等。 以2输入端与非门为例讲解基本门电路的设计。 1.基本门电路的设计 1．实验原理 2输入端与非门是组合逻辑电路中的基本逻辑器件，有2个输入端A、B和1个输出端C。 2输入端与非门应具备的端口有： 输入端：A、B； 输出端：C。 1.基本门电路的设计 1.基本门电路的设计 1.基本门电路的设计 1.基本门电路的设计 2.数据选择器的设计 数据选择器的输入端包括地址输入端和数据输入端。由地址输入端给出地址，找出相应的数据输入端，把该数据输入端的数据送入输出端。数据选择器包括4选1数据选择器、8选1数据选择器等。 下面以4选1数据选择器为例来介绍数据选择器的设计。 2.数据选择器的设计 1．实验原理 4选1数据选择器有如下端口： 两个地址输入端：S1、S0； 4个数据输入端：D、C、B、A； 1个输出端Y。 2.数据选择器的设计 2.数据选择器的设计 2.数据选择器的设计 3.1对2数据分配器的设计 数据分配器是一种处理数据的逻辑电路，用来将一个输入信号输出(分配)到指定的输出端。数据分配器可分为1对2数据分配器、1对4数据分配器等。 以1对2数据分配器为例来介绍数据分配器的设计。 3.1对2数据分配器的设计 1．实验原理 1对2数据分配器是根据控制端的值选取输入端的值送入到输出端。其端口有： 1个控制端：S。 1个数据输入端：D。 2个输出端：Y0、Y1。 3.1对2数据分配器的设计 4.三态门的设计 三态门是具有三种输出状态的器件。 1．实验原理 三态门有两个输入端B、A和一个输出端dataout，输出端有高阻、0、1三个状态。 三态门应具备的脚位： 输入端：datain、outen； 输出端：dataout。 5.单向总线缓冲器的设计 1．实验原理 设计一个8位单向总线缓冲器。 应具备的脚位： 输入端：datain[7..0]、en； 输出端：dataout[7..0]。 5.单向总线缓冲器的设计 5.单向总线缓冲器的设计 5.单向总线缓冲器的设计 6.编码器设计 1．实验原理 设计一个8线－3线编码器。 应具备的脚位： 输入端：i[7..0]； 输出端：y[2..0]。 7.优先编码器的设计 1．实验原理 设计一个8线－3线优先编码器。 应具备的脚位： 输入端：i[7..0]； 输出端：y[2..0]。 8.码制变换译码器的设计 1．实验原理 设计一个8421BCD－十进制译码器。 应具备的脚位： 输入端：a[3..0]； 输出端：y[9..0]。 9.二－十进制BCD译码器设计 1．实验原理 设计一个二－十进制BCD译码器。 应具备的脚位： 输入端：din； 输出端：a，b。 10.显示译码器的设计 显示译码器可将BCD码转换成数字显示码，有4个输入引脚和7个输出引脚。4位BCD译码器可分为共阴与共阳两种。 下面以设计共阳显示译码器为例来说明其设计方法。 10.显示译码器的设计 1．实验原理 共阳4位BCD译码器有4个输入端用来输入BCD码，7个输出端分别对应到七段显示器的a、b、c、d、e、f、g七段数码管。 4位BCD译码器具备的端口： 输入端：D3、D2、D1、D0； 输出端：S6、S5、S4、S3、S2、S1、S0。 11.半加器的设计 1．实验原理 半加器可对两个一位二进制数进行加法运算，同时产生进位。 半加器应具备的脚位： 输入端：A、B； 输出端：S、C。 12.全加器的设计 1．实验原理 全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项(Ci)，以得到输出位和(S)和进位(Co)。 全加器应具备的脚位： 输入端：A、B、Ci； 输出端：S、Co。 13.6位加法器的设计 加法器可以对两个多位二进制数进行加法运算。加法器可分为4位加法器、6位加法器和8位加法器等。 下面对6位加法器设计作介绍。 13.6位加法器的设计 1．实验原理 6位加法器可以对两个6位二进制数进行加法运算，并且产生进位。 6位加法器应具备的脚位： 输入端：A[5..0]、B[5