模M可逆计数器设计、仿真与实验精选.ppt

课题三 模M的十进制加/减可逆计数器设计、仿真与实验 具体要求如下： 二、课题分析及设计思路 （1）手控方式模M的十进制加/减可逆计数器的设计思路 二、课题分析及设计思路 （1）手控方式模M的十进制加/减可逆计数器的设计思路 （2）自动方式模M的十进制加/减可逆计数器的设计思路 自动方式模M的十进制加/减可逆计数器可以在手控方式的电路基础上进行设计。 但需解决的关键问题是：电路如何自动产生加/减计数控制信号E？ 其中的一种设计思路如下： 加/减计数控制信号自动产生电路的原理图如下： 三、集成电路及元件选择 四、原理图绘制与电路仿真 五、电路安装与调试 （2）安装与调试方法 五、电路安装与调试 （2）安装与调试方法 五、电路安装与调试 （2）安装与调试方法 六、设计、仿真及实验问题研究 七、设计与测试报告要求 * 学习目标：熟悉常用MSI集成计数器的功能和应用，掌握利用集成计数器构成任意进制计数器的一般设计方法；学会利用EDA软件（Proteus）对模M的可逆计数器电路进行仿真；掌握可逆计数器电路的安装及调试方法。 一、任务与要求 设计具有手控和自动方式实现模M的十进制加/减可逆计数功能的电路，利用数码管显示计数器的值。掌握用“反馈清零法”和“反馈置数法”构成任意进制计数器的设计方法； 用Proteus软件仿真； 实验测试逻辑功能。 （1）手控方式模M的十进制加/减可逆计数器。即控制端E=1时，进行模M的加法计数；控制端E=0时，进行模M的减法计数。 （2）自动方式模M的十进制加/减可逆计数器。即加法计数到最大值时，自动进行减法计数；减法计数到最小值时，自动进行加法计数。 （3）M可为2位数或3位数，集成计数器采用74LS192。 （4）写出设计步骤，画出最简的逻辑电路图。 （5）对设计的电路进行仿真、修改，使仿真结果达到设计要求。 （6）安装并测试电路的逻辑功能。 以M=125为例，即125进制加/减可逆计数器。分析以上设计任务与要求，设计思路如下： 第一步：将三片74LS192进行级联，用“反馈清零法”设计一个125进制加法计数器， 反馈清零信号取自计数器的输出端Q0 ~Q3 ； 第二步：将三片74LS192进行级联，用“反馈置数法”设计一个125进制减法计数器，反馈置数信号取自计数器最高位的借位端TCD。 第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减125进制可逆计数器。 余下的问题就是在加/减可逆计数条件下，如何切换计数器最低位的计数脉冲输入端CPD、CPU的信号。经过分析，它们应实现如下功能： 手控信号E 计数方式 CPU CPD 1 加法 CP 1 0 减法 1 CP 这一功能通过一片数据选择器即可实现。 输出端Q0 借位端TCD 反馈清零信号形成电路 预置数据端D 74LS192 （百位） 74LS192 （十位） 74LS192 （个位） 反馈置数信号形成电路 加/减计数控制电路 CPD CPU CP 手控信号E 输出端Q1 输出端Q0Q2 手控可逆计数器电路的设计框图 ： 设计自动方式的一种加/减可逆计数顺序如下： 0 1 ．．．．．． 2 123 124 123 122 ．．．．．． 1 2 从上述图中可以看出，当加计数到最大值124后自动进行减计数；当减计数到最小值0后自动进行加计数，如此不断循环。 加/减计数控制电路 CP CPU CPD 加/减计数控制信号 加/减计数控制信号产生电路 计数器减计数到0自动产生的借位脉冲信号TCD 计数器加计数到124产生的脉冲信号M E 对于电路的其它部分，也要相应作一些改动： 取消输出端反馈清零信号（因为加计数到124后，下一计数状态不是0）和借位端反馈置数信号（因为减计数到0后，下一计数状态不是124）。 “加/减计数控制电路”部分采用一片数据选择器74LS157; 集成计数器采用74LS192; “显示译码电路”部分采用74LS48或CD4511; “加/减计数控制信号自动产生电路”部分采用集成D触发器74LS74和集成门电路74LS11、74LS32、74LS04等。 LED数码管采用共阴极数码管。 用proteus软件绘制出该电路的原理图，对所设计的电路进行仿真实验。 在仿真实验过程中，发现问题及时修改，直至达到设计要求。 五、电路安装与调试 （1）电路布局 熟悉电路实验板的结构； 安排好电源正、负引出线在实验板上的位置； 做好主要元器件的布局。 电路安装前，要先检测所用集成电路及其它元器件的好坏。 安装完成后，要用万用表检测电路接触是否可靠、电源电压大小、