课程设计-基于verilog的数字时钟设计.docVIP

课程设计 基于Verilog HDL的数字秒表设计 ：工程学院 ：学 ：2班 成员： 一、前言…………………………………………………………………………………………………………………3 、目的………………………………………………………………………………………………………….3 、设计…………………………………………………………………………………………………………3 、电路……………………………………………………………………………………….4 4.1时钟调校及计时……………………………………………………………………………………4 4.2整数分频………………………………………………………………………………………………..8 4.3时钟信号选择………………………………………………………………………………………8 4.4七段显示设置………………………………………………………………………………………………11 4.1 BCD码显示……………………………………………………………………………………11 4.4.2二位七段显示模块………………………………………………………………………………12 4.3一位七段显示………………………………………………………………………………12 4.5顶层模块实现…………………………………………………………………………………………14 与仿真…………………………………………………………………………………………………..15 、逻辑综合……………………………………………………………………………………………………….16 、下载到硬件电路……………………………………………………………………………………………16 、总结……………………………………………………………………………………………………………….18 、体会……………………………………………………………………………………………………….18 参考文献……………………………………………………………………………………………………….19 随着微电子技术的飞速发展，大规模可编程器件的密度和性能不断提高，系统的设计方法、设计过程也发生了重大改变，传统的设计方法已经被电子设计自动化EDA（ Design Automation）所取代。可器件可以通过硬件语言（Verilog HDL）形式根据实际设计的需要灵活嵌入规模化的数字单元，大大地产品的设计周期。可编程核心的设计在数字系统设计领域将占据越来越重要的作用，因此，作为硬件设计者掌握EDA设计方法和工具是必须的。 目的 (1)Verilog语言课程的全面认识、复习和掌握。 (2)?掌握定时器、外部中断的设置和编程原理。? (3)?通过此次课程设计能够将软硬件结合起来，对程序进行编辑、调试。使其能够通过电脑下载到芯片，正常工作。 (4)实际操作Quartus?II软件，复习巩固以前所学知识。 三、 数字钟是一个常用的数字系统，其主要功能是计时和显示时间。这里一个数字钟表的模块化设计方法，说明自顶向下的模块化设计方法和实现一个项目的设计步骤。这里电子表具有显示和调的基本功能，可以显示时分秒毫秒，通过按键进行工作模式选择，工作模式有4，分别是正常计时模式、调时模式、调分模式、调秒模式。 电子表的基本模块有四个，分别是时钟调校及计时模块整数分频模块时钟信号选择模块七段显示模块 四、用电路 4.1时钟调校及计时模块 时钟调校及计时模块的功能是根据当前的工作状态进行时、分、秒的调整或正常的计时。端口说明如下： 信号： RSTn——复位信号 CLK——100Hz信号 FLAG1:0]——工作模式控制信号，模式定义为：正常显示，调时，调分，调秒； UP——调校模式时以加1调节信号； DN模式时以调节信号 输出信号： H[7]——“时”数据（十六进制） M[7:0]——“分”数据（十六进制） S[7:0]——“秒”数据（十六进制） MS[7:0]———“百分秒”数据（进制） 该模块的设计思路是，当复位信号RSTn时，时、分、秒信号清零，否则工作模式控制信号FLAG的值决定当前的工作。当=2’b00时，电子表工作在正常计时状态，对输入的Hz的时钟信号，修改当前的百分秒（）秒（）分（）时（）计数值；当FLAG信号=2’b01，电子表工作在”校正状态，若此时UP信号则H加若此时DN信号有效则H减当FLAG信号=1’b10，电子表工作在“”校正状态，若此时UP信号则M加若此时DN信号有效则M减当FLAG=2’b11，电子表工作在“”校正状态，其UP和DN的控制过程与“”、“”类似 ： module myclock(RSTn,CLK,FLAG,UP,DN,H,M,S,MS); inputRSTn,CLK,UP,DN; output [7:0]