时延情况建立时间保持时间全时延.pptVIP

VHDL设计风格和实现 内容概述 一、同步设计 二、速度 三、资源 四、其他 一、同步设计 什么是同步设计？ 同步设计：上游数据到下游逻辑单元的传递是通过时钟来同步的。 - 只要能满足时延要求，就可以确保下游逻辑单元能正确采样到上游数据。 异步设计：上游数据发生变化的时机是不确定的，甚至会出现中间态。 - 下游逻辑对上游数据的采样是不确定的，会发生数据传递的错误。 门产生的时钟有问题 此例中，计数终点信号会产生毛刺，使用该信号作时钟会引起问题。 - MSB布线更短，信号变化先到达与门。与门会“感知”到1111的中间态。由于与门为电平敏感，会输出高电平的毛刺，从而引起寄存器的误动作。 相应的VHDL代码 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal flop: std_logic; process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1; end if; end process; TC = ‘1’ when Counter=“1111” else ‘0’; --TC为组合逻辑输出 process(TC) begin if rising_edge(TC) then --使用组合逻