大学计算机基础教程课件 （二十三）.pptVIP

FPGA逻辑设计 逻辑设计是一种并行的思想,不同于软件设计; 同一时刻,有多个语句块同时执行; 逻辑设计者要明白写的代码将会综合成什么电路; 逻辑设计分时序设计与算法设计两部分; 主要内容 信号与变量 信号的缩写 模块设计过程中，为了避免各信号命名冗余过长，对 信号采取简写方式命名； 示例： reset_n 简写为rst_n；clock_20m 简写为clk_20m； write_enable 简写为wr_en； 常用的信号简写如表： 常用信号缩写 系统级信号 系统级信号 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以前缀“sys_”开头。 示例： sys_rst //系统复位信号 sys_clk //系统时钟 sys_set //系统置位信号 低电平信号 是指低电平有效的信号，加后缀“_n”； 示例： rst_n //代表低电平复位有效； en_n //代表低电平使能有效； 锁存器锁存信号 组合逻辑信号经过锁存器锁存后的信号，加后缀“_r”，与锁存前的信号相区分。 示例： wr_en 经锁存后，命名为：wr_en_r; 多拍信号 为了考虑数据对齐或者同步，需要对信号进行多级锁存延时，经多级锁存的信号可加后缀dx(x = 0,1,2,3……)。 示例： mii_rx_en延时三拍的信号，分别命名为： mii_rx_en_d0、mii_rx_en_d1、mii_rx_en_d2; 时钟信号 为了体现时钟的频率、相位，对时钟信号除了加前缀clk外，还要加表标示时钟频率及时钟相位的后缀； 示例： 相位为90度的125MHz时钟，命名为clk_125m_90; 对相位为0度的时钟，可不加相位指示； 跨时钟域的同步信号 当一个信号在一个时钟域生成，进入另一时钟域时，需要对该信号进行同步，同步的信号可加syn前缀；必要时加同步前的时钟做为后缀，以表示该信号来自哪个时钟域； 示例： read_ip由50MHz的时钟生成，进入100MHz时钟域时，经同步后，命名为syn_read_ip；或者命名为syn_read_ip_50m; 模块说明格式 模块说明格式 为了便于后期的维护，对每个模块需要进行详细的说明；可采用如下格式 ： /*------------------------------------------------------------------------------- -- ZTE NetView --------------------------------------------------------------------------------*/ /*------------------------------------------------------------------------------- -- Project : ETNMS -- Module : frame_top.v -- Description : the top module of Framer -- Created Date : 2009-05-25 -- Author : CamelKing(zhou.xuebing@) -- Department : PowerChain -- Platform : Quartus II 9.1 -- Simulators : Modelsim 6.4a -- Synthesizers : --------------------------------------------------------------------------------*/ /*------------------------------------------------------------------------------- -- Revisions : -- Revision Number : -- Version : -- Date : -- Modifier : name email -- Description : --------------------------------------------------------------------------------*/ 语句块的对齐 同一个层次的所有语句左端对齐；Initial、always等语句块的begin……end关键词起到承上启下的作用，可对always