第03章 半导体存储器.ppt

Pentium存储器地址分布 3.4 高速缓存技术 3.4.1 Cache存储器的结构 3.4.2 Cache的设计 3.4.3 Intel Pentium的Cache块组织 3.4.1 Cache存储器的结构 Cache的作用 加快CPU读取主存信息的速度。 Cache与主存储器的关系 Cache的数据传送 Cache与CPU之间以字为单位传送。 Cache与主存之间以数据块为单元传送。 数据块大小一般 等于主存系统一个存储周期能读写的字数。 Cache/主存储系统结构 Cache读操作过程 Cache与主存储器的关系 Cache/主存储系统结构 Cache读操作过程 3.4.2 Cache的设计 Cache的容量 映射技术 替换算法 更新策略 存储器块的大小 二级Cache Cache的容量 从每位总平均价接近主存角度来考虑 Cache越小越好 从主存总平均访问时间与Cache接近来考虑 Cache越大越好 研究表明 Cache在1KB～512KB较好。 映射技术 直接映射 i＝j mod m i:槽号；j:主存储器的块号；m：Cache的槽数。 优点：技术简单，价格便宜；缺点：块冲突概率高。 全相联映射 允许主存块映射到Cache任意的槽。 主存地址分为标签和字两个字段。 Cache控制逻辑同时检查Cache中每块的标签。 缺点是实现电路太复杂。 组相联映射 综合了前两种技术，Cache分成u组，每组k行。 Cache的槽数 m = u×k i = j mod u i:Cache的组号；j:主存的块号。 主存中的块可以映射到第i组的的任意一块。 替换算法 当Cache满后，再新装入一个Cache块，必须替换其中一块。替换过程由硬件完成。算法有： LRU算法 Least-recently used，最近较少使用的项被替换。 FIFO算法 First-in-first-out，替换那些最先进入的块。 LFU算法 Least-frequently used，替换那些使用次数少的块。 随机算法 随机选择一块进行替换。该算法性能最差。 更新策略 在Cache块被置换前，若该块被修改过，为保证一致性，则必须写入主存。写入策略有： 写直达法（Write through） Cache所有写操作和主存同时进行 算法简单 加重存储器通道负担，使之成为瓶颈。 写回法（Write back） 当CPU写cache命中时，只修改cache的内容，而不立即写入主存；只有当此行被换出时才写回主存。 减少了访问主存的次数，但存在不一致性的隐患。 每个cache行配置一个修改位，以反映此行是否被CPU修改过。 存储器块的大小 根据局部访问原理，数据块由最小开始增大时，Cache命中率增加，但增至某一程度后再继续增大，命中率会下降。 块大小与命中率之间关系复杂。 在常规应用中，4~8个寻址单元最优。 二级Cache 目前，Cache已经发展到三级，即：L1、L2和L3。 新款的CPU中已经可以集成三级Cache。 CPU的生产商往往按不同Cache的大小把同架构和同主频的CPU分成不同档次，标以不同名称，示以不同价格。CPU的差价也变成了Cache的差价。 3.4.3 Intel Pentium的Cache块组织 80386之前无片内Cache。 80486片内有8KBCache，每行16B。 Pentium分数据和程序Cache，各8KB，每行32B。并支持片外L2 Cache，可以为256KB或512KB。 3.5 虚拟存储技术 从80386开始，CPU支持虚拟存储系统。 虚拟存储器是由软件和硬件共同完成的一种用外存模拟内存的机制。 虚拟存储器的设计思想也是基于局部性访问原理。 在80386中，虚拟存储器和多任务的结合可以为操作系统提供超过实际物理内存容量16192倍的虚拟空间。 80386的物理地址空间为4GB。 80386的逻辑地址空间为64TB。 硬件： CR0、CR2、CR3； GDTR、LDTR、IDTR、TR。 软件： 页目录表、页表； 全局描述符表、局部描述符表、中断描述符表。 示例 应用虚拟存储技术的示例 3.6 高级DRAM结构技术 EDRAM SDRAM CDRAM VRAM EDORAM DDR FPM DRAM MDRAM Rambus DRAM 第3章 半导体存储器 3.1 存储器的分类 3.2 半导体存储器的结构 3.3 16位和32位微机系统的内存接口和存储管理 3.4 高速缓存技术 3.5 虚拟存储技术 3.6 高级DRAM结构技术 3.1 存储器的分类 按信息存储分类 静态 动态 按材料工艺分类 双极型 MOS型 按功能用途分类 随机存取存储器RAM 只读存储器ROM 随机存取存储器RAM RAM（Ran