VHDL与数字系统EDA设计.docVIP

下载本文档

73
0
约1.22万字
约 20页
2018-01-26 发布于贵州
举报
版权申诉

VHDL与数字系统EDA设计.doc

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

VHDL与数字系统EDA设计

VHDL与数字系统EDA设计姓名：李勃学号：班级：代培生班 2009年6月20日目录实验一 1 实验二 5 实验三 8 实验四 10 实验五 14 作业 18 实验一用IF语句设计一个四－十六译码器；用CASE语句设计一个四－十六译码器；用GENERATE语句构造一个串行的十六进制计数器。实验目的：学会使用相关EDA软件进行VHDL代码的输入、仿真，会用VHDL实现一些简单的组合逻辑和时序逻辑。 1. 用IF语句设计一个四－十六译码器实验方案：接口信号的定义如下： port( A : in STD_LOGIC; B : in STD_LOGIC; C : in STD_LOGIC; D : in STD_LOGIC; Y : out STD_LOGIC_VECTOR(15 downto 0) ); end decoder; 关键部分代码： process(A,B,C,D) variable comb: STD_LOGIC_VECTOR(3 downto 0); begin comb:=ABCD; if comb=0000 then Y=00001; elsif comb=0001 then Y=00010; elsif comb=0010 then Y=00100; elsif comb=0011 then Y=01000; elsif comb=0100 then Y=10000; elsif comb=0101 then Y=00000; elsif comb=0110 then Y=00000; elsif comb=0111 then Y=00000; elsif comb=1000 then Y=00000; elsif comb=1001 then Y=00000; elsif comb=1010 then Y=00000; elsif comb=1011 then Y=00000; elsif comb=1100 then Y=00000; elsif comb=1101 then Y=00000; elsif comb=1110 then Y=00000; elsif comb=1111 then Y=00000; else Y=XXXXXXXXXXXXXXXX ; end if; end process; 仿真验证：仿真软件： Active HDL 7.1 2. 用CASE语句设计一个四－十六译码器实验方案：接口信号的定义如下： entity decoder2 is port( A : in STD_LOGIC_VECTOR(3 downto 0); Y : out STD_LOGIC_VECTOR(15 downto 0) ); end decoder2; 关键部分代码： process(A) begin case A is when 0000 = Y=00001; when 0001 = Y=00010; when 0010 = Y=00100 ; when 0011 = Y=01000; when 0100 = Y=10000 ; when0101 = Y=00000; when0110 = Y=00000; when0111 = Y=00000; when1000 = Y=00000; when1001 = Y=00000; when1010 = Y=00000; when1011 = Y=00000; when1100 = Y=00000; when1101 = Y=00000; when1110 = Y=00000; when1111 = Y=00000; when others =Y=XXXXXXXXXXXXXXXX ; end case ; end process; 仿真验证：仿真软件： Active HDL 7.1 3. 用GENERATE语句构造一个串行的十六进制计数器实验方案：接口信号的定义如下： entity counter is port( clk : in STD_LOGIC; clr : in STD_LOGIC; q : out STD_LOGIC_VECTOR(3 downto 0) ); end counter; 关键部分代码： architecture rtl of counter is component dff port( d : in STD_LOGIC; clr : in STD_LOGIC; c