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CS5396/97 的超高精度数据采集系统中的应用 作者：秦皇岛燕山大学信息科学与工程学院（066004 ）潘明海 来源：《电子技术应用》 摘要：24 位∑-∆ A/D 变换器 CS5397/97 的特性及其在超高精度数据采集系统中的 应用。在给出的由 DSP （TMS320C32 ）、FPGA （XC3064 ）、FIFO 寄存器等构成 的实际应用系统中，数据采集的动态范围可达 100dB （当正弦信号的峰-峰值为 3V 时）。 关键词：∑-∆A/D 变换器 FPGA DSP 在测量、工业控制系统中，A/D 变换器的数据采集精度对系统的性能有着至关重要的影响。传统的 A/D 器件，大都采用逐次逼近方式，而 CS5396/97[1]采用了∑-∆技术，可实现 24 位的高分辨率。∑-∆技 术的本质是采用负反馈方式逐步减小输入模拟信号与 DAC 反馈信号的差值，∑-∆ A/D 器件比传统的逐次 逼近方式的 A/D 器件性能好。CS5396/97 构成的数据采集系统具有高分辨率、宽动态范围、高信噪比等 特点，特别适合于高精度数据采集的场合。 1 CS5396/97 的主要性能 CS5396/97 是一个完整的数字视频模/数转换系统，它能完成采样、模/数转换、数字滤波等，对左/ 右两个模拟信号输入通道进行约 100kHz 的采样，并以 24 位串行数据（校正和滤波后，动态范围为 120dB）输出转换结果。CS5396/97 具有一个七阶三态∑-∆调制器（可选择 64 位或 128 倍的过采样 率），A/D 变换器的输入采用差动结构以便消除共模噪声干扰。CS5396/97 主要性能特点是： （1）高精度24 位输出； （2 ）120dB 动态范围； （3 ）低噪声、噪声分离度105dB THD+N ； （4 ）CMOS 工艺器件； （5 ）可变频率的采样时钟； （6 ）差动的模拟信号输入； （7 ）具有线性相位数字滤波器； （8 ）具有 10 节点的可编程序噪声抑制滤波器； （9 ）单一+5V DC 供电。 CS5396/97 可工作于两种工作方式：独立工作方式和受控工作方式。至于选择哪一种工作方式，取 决于系统加电时 CS5396 的SDATA1引脚的状态（1：对应于受控方式；0 ：对应于独立工作方式 ）。在独立工作方式下，CS5396 的时钟主/从方式选择、省电模式控制、标定过程控制等均由 CS5396 的外部引脚状态确定。在受控工作方式，CS5396 的时钟主/从方式选择、省电模式控制、 SDATA1/SDATA2 数据输出选择、同步方式、过采样率（64 倍或 128 倍）、高通滤波器的使能/禁止、 A/D 输出数据的位数（24 位、16 位、18 位或 20 位）及数据对齐方式（左对齐格式/I2S 数据格式）等均 由A/D 内部的控制寄存器中的控制字确定。受控工作方式可实现DSP （或其它微控制器）对A/D 变换器 的全面控制；而独立工作方式仅能部分地选择A/D 变换器的工作参量。所以在一般情况下，应选择受控 工作方式。本文将对受控工作方式进行比较详细的讨论。CS5396 器件的引脚及意义描述如图 1 所示。 2 基于 CS5396/97 的DSP 高精度数据采集系统 图2 是由 DSP （TMS320C32 ）、程序/数据存储器、24 位 FIFO 存储器、现场可编程序器件 FPGA （完成A/D 变换的串行数据并行数据的转换及各存储器的地址译码/读写控制等逻辑控制功能）和 CS5396/97 等构成的高精度数据采集数据。 2.1 A/D 数据缓冲器 FIFO 及 FPGA 电路 A/D 数据缓冲器 FIFO 的长度为4K ，位数为 24 位，对应于 TMS320C32 的数据总线的低25 位，即 D[24:0] 。其中低24 位（D[23 ：0] ）为A/D 数据，最高 1 位（D[24] ）为通道号。A/D 输入 有 2 个通道， 数据安排为：先左（第 1 通道）后右（第 2 通道），数据编码为二进制补码。 因为 CS5396 的24 位 A/D 转换结果是以串行数据（以时钟 SCLK 为基准）输出的，为了存储 A/D 转换结果，必须将这 24 位串行数据转换为并行数据，然后再存储到 24 位 FIFO RAM 中。串-并转换电路 是由 FPGA 器件 XC3064[2]来完成的