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高速数字电路设计技术探讨 计算机的速度越来越快，工程师也遇到愈来愈大的挑战。年底英特尔（Intel）将推出芯片组440BX，将主机板上的时脉从66MHz推进到100MHz。对于众多主机板的研发工程师而言，这种高速不啻是恶梦般的挑战。但这不只在主机板业，所有数字电子业都面临这种速度的竞赛。 关于高速数字电路的电气特性，设计重点大略可分为三项：正时（Timing ）、信号品质（Signal Quality）与电磁干扰（EMI）的控制。在正时方面，由于数字电路大多依据时脉信号来做信号间的同步工作，因此时脉本身的准确度与各信号间的时间差都需配合才能正确运作。在高速的世界里，时间失之毫厘差以千里，严格的控制线长，基版材质等都成为重要的工作。在信号品质方面，高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理（Transmission Line）的分布电路（Distribute circuit）的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。在电磁干扰方面，则需防范电路板的电磁波过强而干扰到其它的电器用品。本文将依序介绍这些设计上的重点。 正时(Timing) 如图1，来源（source）芯片（A）发出一个时脉长度（T）的信号a给目标（target）芯片B。对A的内部机制而言，他发出或收起信号a是在时脉上升一段时间之后，这就是有效持续时间（valid delay）。在最坏的情形下，a信号只能持续T-(Tmax-Tmin)的时间。而B芯片，必须在这段持续时间内读入a，那就必须在时脉B上升之前，a已存在一段设置时间（setup time），在上升之后，再持续一段保存时间（hold time）。 要考虑的有以下几点： 1.A与B所收到的时脉信号CLK_A与CLK_B是否不同步？亦即是否有时脉歪斜（clock skew）的现象。 2.信号a从A传至B所用的传导时间（flight time）需要多少？ 3.时脉本身的不稳度（clock jitter）有多少？我们所设计的设置时间与保存时间能否容忍这个误差？ 传输速度的计算 就1、2两点，我们都必须计算信号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体（通常为铜箔）的厚度与宽度，基板厚度与其材质的电介系数（permittivity）。尤其以基板的电介系数的影响最大：一般而言，传导速度与基板电介系数的平方根成反比。 　 以常见的FR-4而言，其电介系数随着频率而改变，其公式如下： ε=4.97-0.257log 但须注意，此处的参数f不是时脉的频率，而是信号在傅立叶转换后所占的频宽。 以PentiumⅡ的时脉信号为例，其上升或下降缘速率典型值约在2V/ns,对2.5V的时脉信号而言，从10%到90%的信号水平约需1ns的时间，依公式： BW=0.35/T 可知频宽为350MHz。代入公式可知电介系数大约是4.57。 如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为亦即 1.38xm/sec，或者5.43 inch/ns。 但对电路板这种信号线（trace）远比接地层要细长的情况，则可以用微条（microstrip）或条线（stripline）的模型来估算。对于走在外层的信号线，以微条的公式： inch/ns 可得知其传输速度约为6.98 inch/ns。 对于走在内层的信号线，以条线的公式： inch/ns 可得知其传输速度约为5.50 inch/ns。 除此之外，也不要忽视贯穿孔（via）的影响。一个贯穿孔会造成24 ps左右的延迟。贯穿孔的模型请参考本文后的小附记。 至于各时脉，如CLK_A与CLK_B之间的时间差，可以在时脉产生器的说明书中查到。以PentiumⅡ的规范而言，主总线（host bus）上的时脉理论上都必须同时到达各组件；若有时脉不稳，单一时脉而言必须在250 ps内。因此在最坏的情况下，信号设置时间与保存时间需再保留500 ps的余裕。 举例而言，时脉产生器到芯片A的时脉线长为12 inch，并打了4个贯穿孔；到B为7 inch，没有贯穿孔，则两者之间的时脉歪斜为(12-7)/6.98+0.024×4=0.81 ns。再加上时脉产生器的时脉不稳，两者之间的时脉歪斜最大可到1.31ns。信号传导时间也可以用相同的原理算出。至于信号的设置时间与保存时间，则可以在芯片的说明书中查到。 至此，可以归纳出关于正时方面的设计重点： a.在设计时，计算电路板上的传导速度，来估算信号的传导时间与时脉歪斜的程度。配合芯片说明书上信号有效持续时间的规格，即可估计出是否合乎信号设置时间与保存时间的要求。 b.电路板制作完成后，实际测量设置时间与保存时间是否合乎要求。若能再保留时脉不稳度所需的余裕，即可万无一失。 信号品