第五章 CMOS组合逻辑电路设计II.ppt

时钟信号控制传输门 另一种C2MOS C2MOS作为锁存的NOR电路 真正单相时钟CMOS True Single Phase Clock (TSPC) CMOS 采用单相时钟，没有时钟交叠等问题，不会出现错误求值 NMOS logic ? 低时预充， ? 高时求值 PMOS logic ? 高时预充， ? 低时求值 R. W. Knepper SC571, 72c * * * * * * * * * * Department of Microelectronics, PKU，Xiaoyan Liu 第五章 CMOS组合逻辑电路设计II －动态CMOS电路 第一节 动态逻辑门电路的基本结构、原理、特点 第二节 多米诺 （Domino）CMOS电路 第三节 改进的 Domino CMOS电路 第四节 时钟 CMOS （C2MOS） 第一节 动态逻辑门电路的基本结构、原理、特点 一、预充－求值动态CMOS的基本结构和工作原理 二、动态CMOS的特点 三、动态CMOS的问题 四、动态CMOS的级联 静态电路：靠管子稳定的导通、截止来保持输出状态 除状态反转外，输出始终与VDD和GND保持通路。 动态电路：靠电容来保存信息 一、预充－求值动态CMOS的基本结构和工作原理 In1 In2 PDN In3 Me Mp Clk Clk Out CL 预充－求值动态CMOS电路的基本结构 工作过程： 预充阶段：Clk＝0，Out被Mp预充到VDD，Me截止，无论输入何值，均不存在直流通路。此时的输出无效。 求值阶段： Clk＝1，Mp截止，Me导通，Out和GND之间形成一条有条件的路径。具体由PDN决定。若PDN存在该路径，则Out被放电，Out为低电平，“0”。如果不存在，则预充电位保存在CL上，Out为高电平“1”。 求值阶段，只能有与GND间的通路，无与VDD间的，一旦放电，不可能再充电，只能等下次。 预充FET 求值FET 预充－求值动态CMOS电路的工作原理 预充 预充 求值 输出只在此时有效 当Clk＝1时 Clk Out Clk＝0时，输出为1，与输入无关 Out Clk Clk A B C Mp Me Out Clk Clk A B C Mp Me on off 1 off on ((AB)+C) 例 PUN PUN构成的动态CMOS电路 Clk＝1时，输出为0，与输入无关 当Clk＝0时 一般不用PUN网络 逻辑功能由下拉网络PDN实现。其结构和设计与互补CMOS和类NMOS的一样。 晶体管数目减少，由互补CMOS的2N减为N＋2 输出摆幅不变 ，VOL = GND ，VOH = VDD 无比电路，器件尺寸不影响输出的逻辑电平 VDD与GND之间不存在直流通路 开关速度提高 扇入只和一个FET相连，输入电容减小，相应负载电容减小 (Cin) 无PUN网络，负载电容减小 (Cout) 一般不用PUN网络 二、动态CMOS的特点 VTC：(是静态量，难以全面反应动态CMOS性能） VOL = GND ，VOH = VDD 输入超过NMOS的阈值电压Vtn时，PDN开始导通，但要等一定时间输出才为VOL，因此VM＝ Vtn VIH，VIL也都等于Vtn，结果NML很低 当输入为高，输出节点是悬浮的，对噪声敏感。但NMH很高 动态： tPLH几乎为0，预充时已完成。MP的设计可以随意，不影响性能。增大－预充时间短，但负载加大。 tPLH要比同样设计的互补CMOS稍大一些。 Mn的存在。 动态CMOS的性能 In1 In2 PDN In3 Me Mp Clk Clk Out CL 需要额外增加预充时间 83ps 0ns 110ps VTn 2.5-VTn VTn 0V 2.5V 6 tp tpLH tpHL NML NMH VM VOL VOH #Trns CLK CLK In1 In2 In3 In4 Out In CLK Out Time, ns Voltage Evaluate Precharge 例 静态电路：靠管子稳定的导通、截止来保持输出状态 除状态反转外，输出始终与VDD和GND保持通路。 动态电路：靠电容来保存信息 动态电路的优点： 对NMOS电路：动态电路可降低功耗，无比电路 对CMOS电路：用动态电路简化电路，提高速度 电荷泄漏 三、动态CMOS的问题 依靠在电容上动态存储输出值，电荷泄漏使高电平降低，预充动态电路的时钟频率不能过低，最低在250Hz－1kHZ之间。 主要是亚阈电流 电荷泄漏的解决方案 增加一个高电平保持FET和反相器 Mkp是弱pMOSFET即W/L1 电荷分享 预充后存在CL上的电荷，可能会在中间节点（CA）之间再分配，结果使输出高电平降低，而且无法恢复，