VHDL与数字集成电路设计VHDL.pptVIP

library ieee; use ieee.std_logic_1164.all; entity priority is port (a: in std_logic_vector(7 downto 0); y: out std_logic_vector(2 downto 0)); end priority; 例：优先编码器的表达 1.3 结构表达与运算表达 architecture rtl of priority is begin y = 111 when a(7)=1 else 110 when a(6)=1 else 101 when a(5)=1 else 100 when a(4)=1 else 011 when a(3)=1 else 010 when a(2)=1 else 001 when a(1)=1 else 000 ; end rtl; 1.3 结构表达与运算表达 条件赋值语句的结构特点 当被选数据为常数时，MUX可以简化为简单器件 1.3 结构表达与运算表达 例：三态传输器件的表达 library ieee; use ieee.std_logic_1164.all; entity trin is port (x,c: in s