第三章节 FPGA结构与配置.pptxVIP

EDA技术实用教程第3章 FPGA／CPLD结构与应用 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 概 述基本PLD器件的原理结构图3.1 概 述3.1.1 可编程逻辑器件的发展历程EPLD 器件PROM 和PLA 器件改进的 PLA 器件GAL器件CPLD器件FPGA器件内嵌复杂功能模块的SoPC90年代70年代80年代3.1 概 述3.1.2 可编程逻辑器件的分类按集成度(PLD)分类3.2 简单PLD原理3.2.1 电路符号表示常用逻辑门符号与现有国标符号的对照3.2 简单PLD原理3.2.1 电路符号表示图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示 3.2 简单PLD原理3.2.2 PROM图3-9 PROM基本结构：其逻辑函数是：3.2 简单PLD原理3.2.2 PROM图3-10 PROM的逻辑阵列结构逻辑函数表示：3.2 简单PLD原理3.2.2 PROM图3-12 用PROM完成半加器逻辑阵列图3-11 PROM表达的PLD图阵列3.2 简单PLD原理3.2.3 PLA图3-13 PLA逻辑阵列示意图3.2 简单PLD原理3.2.3 PLA图3-14 PLA与 PROM的比较3.2 简单PLD原理3.2.4 PAL 图3-15PAL结构：图3-16 PAL的常用表示：3.2 简单PLD原理3.2.4 PAL图3-17 一种PAL16V8的部分结构图3.2.5 GAL图3-18 GAL16V8的结构图3.2 简单PLD原理3.2.5 GAL(1) 寄存器模式。 图3-20寄存器模式组合双向输出结构图3-19寄存器输出结构3.2 简单PLD原理3.2.5 GAL(2) 复合模式。 图3-22 复合型组合输出结构图3-21 组合输出双向结构3.2 简单PLD原理3.2.5 GAL图3-24输出反馈结构(3) 简单模式。 图3-23 反馈输入结构图3-25 简单模式输出结构3.3 CPLD结构与工作原理图3-26 MAX7000系列的单个宏单元结构3.3 CPLD结构与工作原理1、 逻辑阵列块(LAB)图3-27- MAX7128S的结构3.3 CPLD结构与工作原理2、 宏单元逻辑阵列 乘积项选择矩阵 可编程寄存器 3.3 CPLD结构与工作原理3、 扩展乘积项（1）共享扩展项图3-28 共享扩展乘积项结构3.3 CPLD结构与工作原理（2）并联扩展项 图3-29 并联扩展项馈送方式3.3 CPLD结构与工作原理4、 可编程连线阵列图3-30 PIA信号布线到LAB的方式3.3 CPLD结构与工作原理5、I/O控制块图3-31-EPM7128S器件的I/O控制块3.4 FPGA结构与工作原理3.4.1 查找表图3-32 FPGA查找表单元图3-33 FPGA查找表单元内部结构3.4.2 FLEX10K系列器件 图3-34 FLEX FPGA内部结构 3.4.2 FLEX10K系列器件 (1) 逻辑单元LE。 图3-35 LE(LC)结构图 3.4.2 FLEX10K系列器件 进位输入(来自上一个逻辑单元)查找表LUTA1DFFS1B1进位链LE1查找表LUTA2DFFS2B2进位链LE2进位输出(到 LAB中的下一个逻辑单元)(1) 逻辑单元LE快速加法器, 比较器和计数器图3-36 进位链连通LAB中的所有LE3.4.2 FLEX10K系列器件 “与”级联链“或”级联链2.4 nsLE1LE1LUTLUTIN [3..0]IN [3..0]0.6 nsLE2LE2LUTLUTIN [4..7]IN [4..7]16位地址译码速度可达 2.4 + 0.6x3=4.2 nsLEnLEnIN [(4n-1)..4(n-1)]IN [(4n-1)..4(n-1)]LUTLUT(1) 逻辑单元LE图3-37 两种不同的级联方式(2) 逻辑阵列LAB(Logic Array Block) 图3-38 FLEX10K LAB的结构图 3.4.2 FLEX10K系列器件 (3) 快速通道(FastTrack) FastTrack遍布于整个FLEX10K器件，是一系列水平和垂直走向的连续式布线通道。 FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。 (4) I/O单元与专用输入端口 图3-39