静态时序分析入门.docVIP

靜態時序分析（Static Timing Analysis）基礎及應用（上） ? ◎陳麒旭 前言 在製程進入深次微米世代之後，晶片（IC）設計的高複雜度及系統單晶片（SOC）設計方式興起。此一趨勢使得如何確保IC品質成為今日所有設計從業人員不得不面臨之重大課題。靜態時序分析（Static Timing Analysis簡稱STA）經由完整的分析方式判斷IC是否能夠在使用者的時序環境下正常工作，對確保IC品質之課題，提供一個不錯的解決方案。然而，對於許多IC設計者而言，STA是個既熟悉卻又陌生的名詞。本文將力求以簡單敘述及圖例說明的方式，對STA的基礎概念及其在IC設計流程中的應用做詳盡的介紹。 ? 什麼是STA？ STA的簡單定義如下：套用特定的時序模型（Timing Model），針對特定電路分析其是否違反設計者給定的時序限制（Timing Constraint）。以分析的方式區分，可分為Path-Based及Block-Based兩種。 ? 先來看看Path-Based這種分析方式。如圖一所示，訊號從A點及B點輸入，經由4個邏輯閘組成的電路到達輸出Y點。套用的Timing Model標示在各邏輯閘上，對於所有輸入端到輸出端都可以找到相對應的延遲時間。而使用者給定的Timing Constraint為： 1.????????? 訊號A到達電路輸入端的時間點為2（AT=2，AT為Arrival Time）。 2.????????? 訊號B到達電路輸入端的時間點為5（AT=5）。 3.????????? 訊號必須在時間點10之前到達輸出端Y（RT=10，RT為Required Time）。 現在我們針對P1及P2兩條路徑（Path）來做分析。P1的起始點為A，訊號到達時間點為2。經過第1個邏輯閘之後，由於此閘有2單位的延遲時間，所以訊號到達此閘輸出的時間點為4（2+2）。依此類推，訊號經由P1到達輸出Y的時間點為7（2+2+3）。在和上述第三項Timing Constraint比對之後，我們可以得知對P1這個路徑而言，時序（Timing）是滿足使用者要求的。 按照同樣的方式可以得到訊號經由路徑B到達輸出Y的時間點為11（5+1+3+2），照樣和上述第三項Timing Constraint比對，我們可以得知對P2這個路徑而言，Timing是不滿足使用者要求的。 對圖一的設計而言，總共有6個訊號路徑。對於採用Path-Based分析方式的STA軟體來說，它會對這6個訊號路徑作逐一的分析，然後記錄下結果。IC設計者藉由檢視其分析報告的方式來判斷所設計的電路是否符合給定的Timing Constraint。由於最常用來做靜態時序分析驗證核可（STA Signoff）的EDA軟體PrimeTime(採用Path-Based的分析方式，所以本文將以Path-Based的分析方式介紹為主。 再來看看Block-Based的分析方式。此時時序資訊（Timing Information）的儲存不再是以路徑為單位，而是以電路節點（Node）為單位。由Timing Constraint我們僅能得知A節點的AT為2，B節點的AT為5以及Y節點的RT為10。Block-Based的分析方式會找出每個節點的AT和RT，然後比對這兩個數值。當RT的值大於AT時表示訊號比Timing Constrain中要求的時間還早到達，如此則Timing是滿足的，反之則不滿足。 STA資料準備 在做STA之前，我們必須對其準備工作有充分的瞭解。STA所需的資料如圖三所示，以下我們分項說明。其中Design Data部分，由於Block Model和STA軟體相關性太高，我們不在此加以說明，請直接參閱您STA軟體的使用手冊。 圖三 ? ?????????? Library Data： STA所需要的Timing Model就存放在標準元件庫（Cell Library）中。這些必要的時序資訊是以Timing Arc的方式呈現在標準元件庫中。Timing Arc定義邏輯閘任兩個端點之間的時序關係，其種類有Combinational Timing Arc、Setup Timing Arc、Hold Timing Arc、Edge Timing Arc、Preset and Clear Timing Arc、Recovery Timing Arc、Removal Timing Arc、Three State Enable Disable Timing Arc、Width Timing Arc。其中第1、4、5、8項定義時序延遲，其他各項則是定義時序檢查。 ? 圖四 Combinational Timing Arc是最基本的Timing Ar