0-9999计数器设计.docVIP

桂林航天工业学院学生实验报告 课程名称 EDA技术 实验项目名称 0-9999计数器的设计 开课院（系）及实验室 电子信息与自动化学院 实验日期 年　　月　　日 学生姓名 甘志荣 学号 2013090110212 专业班级 自动化2班 指导教师 庞前娟 实验成绩 一、实验目的 7段数码显示译码器设计。 4、学习VHDL的多层次设计方法。 二、实验 2、用VHDL语言编程实现电路功能； 3、下载到开发板验证； 三、实验结果 1、0-9999计数器的顶层设计图如下： 2、0-9999计数器的低层设计（VHDL语言代码） 分频器模块f100的VHDL语言代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f100 is generic(n1 :integer:; port(clk:in std_logic; f1:out std_logic); end entity f100; architecture getsec of f100 is --signal secout1 : std_logic :=1; signal cnt1: integer ran