张彩丽1108060003数电实验报告02.doc

贵州大学实验报告 学院： 计算机科学与信息学院 专业：信息安全 班级：信安111 姓名 张彩丽 学号 1108060003 实验组 实验时间 2012．10．31 指导教师 栾岚 成绩 实验项目名称 数据选择器及图形的设计方法 实验目的 学习数据选择器的设计。 进一步了解、熟悉和掌握FPGA开发软件QUARTUS11的使用方法。 学会使用Vector Wave波形仿真和分析。 学习使用Quartus11的图形设计。 实验仪器 软件：Alter Quartus 11 9.0集成开发环境。 实验步骤 新建工程，取名为mux8_1 新建设计文件，选择File|New,在New对话框中选择Device Desgin Files下的Verilog File,单击OK，完成新建设计文件。 输入源文件。 为设计源码生成图形设计文件，在Quartus11中点击File菜单，在Create/Update中点击Create Symbol file for Current file,这时Quartus11会检查verilog源码是否有错误。 在Quartus11新建图形设计文件，点击File菜单下的New,选择Block Diagram/Schematic File,点击OK。 6、在新建的图形设计文件中看到有很多小点，在随意的一个地方双击鼠标左键，会弹出，打开Project会出现一个Mux8_1,在右侧栏同时会显示它的顶层图形，这个图形就是在第4步，Quartus11为源码生成的图形文件，点击OK，用鼠标把图形符号拖动到刚才新建的带小点的文件中，从这个图形符号可以看出，VHDL源码中port部分全部显示出来，左边的是输入接口，右侧的是输出接口。添加其它9个input和output引脚。拖动出一条线直到mux8_1对应的信号，每个引脚都是同样操作，完成后，其中A【2：0】用粗线说明它是2bit以上的信号，然后双击input引脚修改名称。 实验内容 源程序如下： module mux8_1(DOUT,A,D0,D1,D2,D3,D4,D5,D6,D7,CS); input [2:0] A;//定义输入信号 wire [2:0] A;//定义内部结点信号数据类型 input D0; input D1; input D2; input D3; input D4; input D5; input D6; input D7; input CS; wire CS; output DOUT;//定义输出信号 reg DOUT; always @(CS or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7) //过程块结构，以下是逻辑功能描述部分 begin if (CS==1) //判定低电平有效 DOUT=0; else case(A) //输入，输出对应的情况，即为行为描述语句 3b000 : DOUT = D0; 3b001 : DOUT = D1; 3b010 : DOUT = D2; 3b011 : DOUT = D3; 3b100 : DOUT = D4; 3b101 : DOUT = D5; 3b110 : DOUT = D6; 3b111 : DOUT = D7; default : DOUT = 1; endcase end endmodule//结尾语句 实验数据 可以看出，开始输入为D2,D4,D6,D7.当使能CS为1时，不管其它几个的输入为多少，DOUT都为0，当CS为0时，就是数据选择，在20.0ns后，选择为D7。 当输入为0000时，数据选择为D0，当为0001时，选择为D1，和D1的信号相同，同理可得到以后的仿真波形，与理论值相同。 实验总结 在这个实验的过程中，我发现了以下问题： 在添加输入或输出管道时，我没有在相应地方输入，不能正确连接。 在实验的过程中，也没有按照一定的顺序操作，导致实验出现错误。 刚开始时，我并没有在每一步操作中保存，导致在后面的操作中不能找到上一步的文件，下一步也不能生成。 通过此实验，我也了解到不仅需要耐心，更重要的是耐心。 指导教师意见 签名： 年 月 日 注：各学院可根据教学需要对以上栏木进行增减。表格内容可根据内容扩充。