全数字锁相环及设计-硕士开题报告.docx

一、立题依据及价值锁相环路已在很多领域中得到了极其广泛的应用，例如模拟和数字通信领域以及无线电电子学等领域，尤其是在数字通信中的调制解调和相位同步中通常用到各式各样的锁相环。最初，锁相环由模拟电路构成，但随着大规模、高集成、超高速的数字电路的发展及计算机的广泛的应用，出现了全数字锁相环路。全数字锁相环设计的关键技术主要集中在数字环路滤波器和数字控制振荡器的设计上。对于PLL的研究现状，主要包括以下几方面：1.应用于通信系统中的独立模拟锁相环电路，采用基本的门电路设计方式，主要用于低频范围。2.嵌入式CPU的开发和SoC芯片的开发，集成单颗芯片中。3.基于FPGA芯片PLL技术的实现，PLL电路与DDS的组合方式，主要是由DDS获得高纯正度、高设定分辨率的信号作用PLL输入信号，降低电路的信噪和杂散问题。在各个领域已经得到了广泛的应用，而且巨大地改变了人们周围的生活，提高了人们的对世界的认知：不仅使我们方便地接收电视频道并看到清晰的电视图像，还可也使我们收听到远在他乡的情人声音。在高技术领域，锁相环已经成为雷达、导航、航天、制导、遥控、遥测，乃至一些工业生产部门，如冶金、水文地质、电力、机械加工、生产自动化等设备中不可缺少的一部分，占有着重要的作用，例如它可以把深埋在噪声中的有用信号提取出来，从而使地面接收设备能够正确地收到卫星、宇宙飞船等空间飞行物发回来的信息。现在随着无线通讯技术和宽带接收机技术的迅猛发展，尤其是手持终端设备的发展，为我们的生活提供了极大的便利，丰富了我们的生活，但同时也对电路的设计提出了更高的要求，例如芯片制造成本的控制，相位噪声性能的提高，电池续航能力的提升，以及由于最小线宽工艺不断缩小而带来的寄生效应等等。随着CMOS工艺的发展，晶体管截止频率已经达到几十GHz，而且使利用这种低廉的CMOS工艺来实现前端接收/发射机成为可能，极大地推动了系统集成的发展。由于科学技术发展和实际应用的需要，不断的促进人们对锁相环技术的研究，从而促进了该技术的迅猛发展。锁相环可以实现的功能越来越多，概括起来主要有以下十几个方面：频率合成与频率转移；自动频率调谐跟踪；模拟和数字信号的相干解调；AM波的同步检波；数字通信中的同步提取；锁相稳频、倍频和分频；锁相测速与测距；锁相FM(PM)调制与解调；微波锁相频率源；微波锁相功率放大等。因此，研究一种频率稳定性好、抗干扰能力强和同步性能好的锁相环有非常重要的意义。随着集成电路工艺的发展，一方面电源电压逐渐下降至1V甚至更低，另一方面集成无源器件，包括电容、电感等尺寸却基本不随工艺缩小，另外由于闪烁噪声，很多情况下模拟电路无法使用最短沟道的晶体管，这就决定了模拟电路尺寸无法像数字电路那样随工艺减小。同时由于纳米器件的速度饱和，MOS晶体管的跨导不再和沟道宽长比成正比，而是只正比于沟道宽度，这也阻碍了模拟电路性能随工艺进步的提高。以上各个因素都导致传统意义上的模拟集成电路成本在先进工艺中越来越高，性能却呈现饱和。因此需要探索以更多数字电路方式来实现传统模拟电路的功能，包括锁相环。此外在很多以数字电路为主的芯片中，都要用到锁相环电路，比如在微处理器中，需要锁相环来产生时钟信号，在这一类应用中，以数字电路为主的锁相环实现方案就更有优势[7-12]。二、研究内容及方法2.1 主要研究内容本设计主要研究用全数字电路实现高速率、高分辨率，低锁定时间的锁相环[1]。系统框图见图1。图1ADPLL系统框图本设计中ADPLL主要由鉴相器（PD），分频器（Divider），数控振荡器（DCO）和鉴频鉴相控制器（Frequency/Phase Locking Controller）组成。2.2鉴相器设计方案数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器[2]。本设计采用了一种新型的灵敏放大器型鉴频鉴相器，实现电路如图2所示。这种鉴相器对输出信号和参考信号相位差有着极高的分辨率，可以大大减小“死区”。图2 PD电路图3是此鉴相器仿真结果。当ref_clk为低时，up和down被预充电至高电平。若ref_clk领先于div_clk，up信号将保持高电平，而down信号将被下拉至低电平。反之，若ref_clk落后于div_clk，down信号将保持高电平，而up信号将被下拉至低电平。在ref_clk的下降沿，up和down信号被重新预充电至高电平。图3 PD仿真结果2.3数字控制振荡器设计数控振荡器（DCO），又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲