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7. 名词解释： VHDL,实体说明，结构体，类属表，数据对象，并行语句，程序包。 答：1. VHDL:非常高速集成电路的硬件描述语言。 2.实体说明：用来描述电路器件的外部端口信号和参数的属性和设置。 3.结构体:描述了设计实体所要实现的功能，指明了设计实体中的行为和内部器件的连接关系以及数据流程。 4.类属表:用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。 5.数据对象:是可以赋予一个值的容体，共有三种形式的对象：Constant（常量）、Variable（变量）、Signal（信号）。 6.并行语句:就是语句之前不存在前后顺序关系，各条在执行过程中式并发完成的，与语句的书写顺序无关。 7.程序包:用来单纯的罗列VHDL语言中所要用到的信号定义，常数定义，数据类型，元件语句，函数定义和过程定义，由程序包标题，程序包体组成。 9. FPGA有哪几种编程技术？答：1 一次编程型 2可重复编程型。 11. 数字系统的设计有哪几个步骤 答： 系统设计、芯片设计、电路设计、PCB设计、结构设计及电路调试和系统调试。 13. 建立时间 答：在时钟跳变前数据必须保持稳定的时间。 14. 在电路设计中竞争和冒险是怎样产生的，如何避免。 答：当某一时刻同时有一个以上的信号发生变化时容易产生毛刺；组合逻辑电路会产生竞争冒险。 避免方法： 1）采用采样的方法 2）采用低通滤波的方法。 15. 简述元件例化语句的作用，组成及格式。 答：作用：把设计实体称为一个单元或模块，使高层次设计模块可以调用低层次设计模块，从而用基本的电路单元构成一个复杂的电路系统。 组成：由元件说明和元件例化组成。 格式： D触发器（119页） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY z123 IS PORT(d,clk:IN STD_LOGIC; q:OUT STD_LOGIC); END z123; ARCHITECTURE structual OF z123 IS BEGIN PROCESS (clk) BEGIN IF (clkEVENT AND clk=1AND clkLAST_VALUE=0)THEN q=d; END IF; END PROCESS; END structual; 二选一复用器的数据流描述（99-100页） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY j123 IS PORT (a,b,sel:IN STD_LOGIC; q:OUT STD_LOGIC); END j123; ARCHITECTURE dataflow OF j123 IS BEGIN q=a WHEN sel=1 ELSE b; END dataflow; 定义信号count是一个三位双向端口