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FPGA 时序分析（STA ） （一） 很多朋友在做FPGA 设计时，把主要的精力都放在了写代码本身，而并不会去关注时序 分析的问题。实际上，当设计比较简单，且运行频率比较低的时候，不加任何的时序约束， FPGA 软件都可以综合出来可用且相对较可靠的代码来。但当设计比较复杂，运行频率比较 高的时候，不做时序分析，不加上一些必要的约束，就很难保证设计能且稳定的运行在所设 定的频率上。 通常，我们是做静态时序分析（STA ：static timing analysis ），STA 在现代的ASIC 设计中，基 本上是众多设计环节中必不可少的一环。而在FPGA 的设计中，STA 也越来越受到重视。STA 的作用，实际上可以通过两个方面来讲。首先通过STA，可以明确的知道我们的设计能运行 在什么样的频率下。其次，如果当前的设计不能满足运行频率的要求，我们可以根据STA 的 结果，更改设计，添加必要的时序约束条件或者选用更高速度的器件，尽可能提高设计可运 行的最高频率，从而满足要求。 我们先从下面的例子看一下ALTERA FPGA 的STA 的过程。 看下图所示的电路，这是一个基于ALTERA Cyclone III 芯片的系统。系统的具体功能我不 做叙述，但其核心部分是频率测量部分。了解测频电路的朋友都应该清楚，测频电路的