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® ® Intel Stratix 10 逻辑阵列模块和自适应 逻辑模块用户指南 订阅 UG-S10LAB | 2016.10.31 反馈 官网最新文档：PDF | HTML 内容 内容 ® 1 Stratix 10 LAB 和ALM 概述3 2 HyperFlex 寄存器 4 3 Stratix 10 LAB 和ALM 体系结构和特性 5 3.1 LAB 5 3.1.1 MLAB 5 3.1.2 本地和直链互联(Local and Direct Link Interconnects) 6 3.1.3 进位链互联(Carry Chain Interconnects) 7 3.1.4 LAB 控制信号8 3.2 ALM9 3.2.1 ALM 资源9 3.2.2 ALM 输出 10 3.2.3 ALM 操作模式11 4 Stratix 10 LAB 和ALM 用户指南的修订历史 16 ® ® Intel Stratix 10 逻辑阵列模块和自适应逻辑模块用户指南 2 UG-S10LAB | 2016.10.31 ® 1 Stratix 10 LAB 和ALM 概述 逻辑阵列模块(LAB)是由称作自适应逻辑模块(ALM)的基本构造模块组成，通过配置这些模块，能够 实现逻辑功能、算术功能以及寄存器功能。 ® Stratix 10 器件中四分之一的LAB 可用作存储器LAB (MLAB)。某些器件可能有更高的MLAB 比 率。 ® Quartus Prime 软件和所支持的第三方综合工具对常用功能(例如：计数器、加法器、减法器和算 术功能) 自动选择相应的模式。 相关链接 HyperFlex 内核体系结构， Stratix 10 器件概述 提供关于Hyper-Registers 和HyperFlex 内核体系结构的详细信息。Hyper-Registers 是额 外的寄存器，存在于内核架构中每个互联布线段(interconnect routing segment)中，包括连 接到LAB 输入和输出的布线段。 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in ISO accordance with Intels standard warranty, but rese