[工学]C语言第五章.ppt

第5章 VHDL设计进阶 注： 整数可综合实现； ???????? 实数一般不可综合实现； ???????? 物理量不可综合实现； 例 数字字符串的使用。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ttype is port(a,b,c : in std_logic_vector(3 downto 0); f: out std_logic_vector(7 downto 0); d:out std_logic_vector(4 downto 0); e ,g: out std_logic_vector(8 downto 0) ); end ttype; architecture atype of type is begin d =a+b; e = ( 01 b o7); f = (x 1 a); g=o110; end atype; 例如：VARIABLE x，y：REAL； 　　VARIABLE a，b：BIT _VECTOR（0 TO 7）； 　　x：=100.0； 　　y：=1.5+x； 　　a：=“1010101”； 　　a（3 TO 6）：=（‘1’，‘1’，‘0’，‘1’）； 　　a（0 TO 5）：=b（2 TO 7）； 　　a(7) : = ‘0’; 　　注意事项： 　　变量的赋值是一种理想化的数据传输，是立即发生，不存在任何延时的行为。 　　VHDL语言规则不支持变量附加延时语句 　　变量赋值过程中必须保持数据类型的一致 并行赋值与顺序赋值： Signal a,b,c,x,y: integer; PROCESS（a,b,c) Begin x=a*b; y=c-a; x=b; End process; 例 信号与变量的区别。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity tvs is port( a,b,c : in std_logic_vector( 3 downto 0); x,y : out std_logic_vector(3 downto 0)); end tvs; architecture tvs_arch of tvs is signal d : std_logic_vector(3 downto 0); begin 接上页 process(a,b,c) begin d=a; x=b+d; d=c; y=b+d; end process; 运行结果为： x=b+c; y= b+c; process (a,b,c) variable d: std_logic_vector(3 downto 0); begin d :=a; x =b+d; d :=c; y =b+d; end process; 表 VHDL语言数据对象定义位置和作用范围 VHDL语言数据类型非常丰富，预定义的数据类型有多种，也可以自定义数据类型。 VHDL语言对数据类型的使用要求非常严格，不同的数据类型之间不能相互赋值和运算。 6. 数据类型转换 例 利用转换函数实现算术运算。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity ty is port ( a: in std_logic_vector (2 downto 0); b: in bit_vector (2 downto 0); c: out std_logic_vector (2 downto 0); e,d: out std_logic_vector (2 downto 0) ); end ty; architecture ty_arch of ty is signal g: bit_vector(2 downto 0); signal f: std_logic_vector(7 downto 0); begin c=a+to_stdlogicvector(b); f=x0f; g=b sll 1;