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第四章 VHDL进阶数据类型与命令语句 列举与数组数据类型 顺序语句：For-Loop 并行同时语句：Block, Component, Port Map 并行同时语句：For-Generate §4.1 进阶数据类型 4.3 并行同时语句（二） 方块语句(Block) 组件定义(Component) 组件印象(Port Map) 1、方块语句(Block) 2、组件定义与组件映像 注意： 在编写程序时，结构体中有一个对组件的定义，其组件名称与以编好的对应程序的实体名称要一致，管脚的编写也必须一致； 作组件映像时其管脚的顺序必须和组件定义时的保持一致； 作业： 将例题中的程序改编成一个8位的全加器 编写一个一位的全减器 用组件定义和组件映像语句编写一个四位全减器 3、For-Generate语句122 2）IF 生成语句 作业： 试用For-Generate语句，设计４位加法器 说明： 1） For-Generate的生成组件个数，是由变量I的起始值至结束值决定； 2）组件标题等需要配合上一个语句Component命令，亦即需要由For-Generate语句重复生成的组件，必须先设计第一个组件，接着通过Component命令定义它，再由Port Map命令作映像使用 U1 U2 U3 U4 4位移位寄存器 重点提示： 1）由于Altera的Library元件库中已经定义了D型正反器，因此只要在程序的零件定义区，使用USE命令可引入， library ieee; : library altera; use altera.maxplus2.all; 2)Altera所定义的D型正反器，包含清除（clrn）、预置(prn)控制线 在Port Map作映像时可写成， port map(d=di(i),clk=clk,clrn=clrn, prn=prn, q=di(i+1)); 上述d=Di(i),　指输入Di(i)信号至正反器的d脚位 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; library altera; use altera.maxplus2.all; entity d4f is port( din,clk,clrn,prn:in std_logic; q1,q2,q3,q4:out std_logic); end d4f; architecture a of d4f is signal di:std_logic_vector(0 to 4); begin di(0)=din; shift_gen:for i in 0 to 3 generate shift_d:dff port map (d=di(i),clk=clk,clrn=clrn, prn=prn, q=di(i+1)); end generate; q1=di(1); q2=di(2); q3=di(3); q4=di(4); end a; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dtff8_25 IS GENERIC(initial:BIT:=1); PORT( clock:IN BIT; d:IN BIT_VECTOR(0 TO 7); q:BUFFER BIT_VECTOR(0 TO 7):=(OTHERS=initial)); END dtff8_25; ARCHITECTURE M OF dtff8_25 IS BEGIN I:FOR i IN 0 TO 7 GENERATE q(i)=d(i) WHEN (clockEVENT AND clock=1)ELSE UNAFFECTED; END GENERATE; END M; 8位D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dtff IS GENERIC(initial:BIT:=1); PORT( d,clock:IN BIT; q:BUFFER BIT:=initial); END dtff;