FPGA pipeline RISC设计(1).pdfVIP

Bruce Zhan 个人空间：/?uid/260 2009-2-2 Version 1-0-0 History: Version 1-0-0, released initiailly FPAG pipeline RISC 设计(1) -- FPGA 设计和ASIC 设计常 用单元代价对比 Area Cost ITEM ASIC FPGA Memory High Medium Multiplier High Medium Registers Medium Low Adders Medium Low Multiplexer Low High . FPGA Hard optimization: Memory, Multiplier . FPGA rich registers with every lookup-table . Multiplexer implemented in look-up table for FPGA FPGA pipeline RISC 设计(2)--FPGA 的设计关键优化Multi plexer 从上一片日记看，cost 的考虑，Multiplexer 对于FPGA 设计来说是奢侈的。 下面看barrel-shift 的设计上怎么优化Multiplexer 以8 bit Barrel-shifter 为例，一个直观的实现如下，如果下图不清楚，可以画一个4-bit barrel-shifter 试试。 根据barrel-shifter 的要求，一个8bit 的shifter 需要有3 层Multiplexer 深度来完成8 中移位 可能，一个N bit 的shifter 需要有log2(N)层深度的Multiplexer，每一层有N 个 Multiplexers(2:1)。 所以N bit barrel-shifter 需要有N*log2(N)个Multiplexer。如果每个Multiplexer 的实现占用 一个LE，共需N*log2(N)个 LE 。 那一个普通RISC 需要的32 bit barrel-shifter 就需要32*5=160 个LE 来实现。 下面是使用乘法器来替代multiplexer 的实现方法，用乘以2 的幂来实现移位， 在有硬件乘法器的FPGA 中，就有了barrel-shifter 的一种乘法替代。 对于算术移位，使用有符号乘法： 对于逻辑移位，使用无符号乘法： 对于循环移位： pipeline RISC 设计（3）－－一个简单的三级流水线CPU 组 织结构 CPU 简单描述： 指令格式，两源一目标，例如add ra, ra, rb 或者add ra ,ra, imme 寻址，寄存器寻址，立即数寻址 寄存器个数X 个，位宽32 bit，寄存器组(Register file)为2 读1 写 运算，ALU 运算 流水线，三级流水线， 第一级，取指加译码 第二级，取操作数＋运算或者Memory 读操作 第三级，寄存器写回 指令从ICache 中取出，另外该CPU 可以从外部异步Memory 中读取数据，但这一阶段暂 时不支持向Memory 中写操作 该CPU 素描长相如下：(图中只是示意性的画出了两个寄存器) pipeline RISC 设计(4)－－增加移位指令 在上面CPU 描述的基础上，再增加桶式移位指令，指令例如, asr ra, ra, rb ，其中ra 放置要被移位的操作数，rb 放置移位位数； 或者 asr ra, ra, imme ，其中ra 放置要被移位的操作数，imme 为移位位数 该桶式移位器用乘法器方法实现，在图中乘法器后面的多路选择器是选择算术移位/逻辑移 位/循环移位的。 画图如下， pipeline RISC 设计(5)－－增加data cache 给CPU 增加一个同步Data Memory 读取的功能，同步Data Memory 接口可以连接DCache 或者通过CPU Bus Interface 连接到外部总线（例如AMBA ）上。 注意无论是访问异步Memory 或者同步Memory，ALU 输出的是访问Memory 的地址， Memory 的输出被读入到寄存器当中；并且指令格式没有差别，都类似于