HDL第二次实验实验报告.docVIP

实验报告 专业：测控1301 姓名：刘钰辉 学号：3130103162 日期：3月31日 课程名称： HDL语言 指导老师： 成绩：________________ 实验名称： 一、实验目的 1、在testbench中加入打印输出，可用$monitor或者$display，参考上次次实验 2、为方便观察结果，写入某地址的数据内容可以与地址addr存在一定关系，如地址为8’d8的空间写32’d8。 3、读写均无效时输出为高阻态，应该使用三态门。 二、 Verilog代码以及仿真结果 module top_ram; wire clk; wire rst; wire wr_en; wire rd_en; wire [7:0] addr; wire [31:0] data; ram inst_ram( .clk_i(clk), .rst_i(rst), .wr_en_i(wr_en), .rd_en_i(rd_en), .addr_i(addr), .data_io(data) ); tb_ram inst_tb_ram( .clk_o(clk), .rst_o(rst), .wr_en_o(wr_en), .rd_en_o(rd_en), .addr_o(addr), .data_io(data) ); endmodule module ram( input clk_i, input rst_i, input wr_en_i, input rd_en_i, input [7:0] addr_i, inout [31:0] data_io); reg [31:0] bram[255:0]; reg [31:0] rd_o; reg t; assign data_io=t?rd_o:32hz; integer i; always @(posedge clk_i) begin if(rst_i) begin for(i=0;i=255;i=i+1) bram[i]=32h0; end else if(wr_en_i) bram[addr_i]=data_io; else if(rd_en_i) rd_o=bram[addr_i]; end always @(posedge clk_i) begin if(rd_en_i) t=1h1; else t=1h0; end endmodule module tb_ram( output reg clk_o, output reg rst_o, output reg wr_en_o, output reg rd_en_o, output reg [7:0] addr_o, inout [31:0] data_io ); reg [31:0] data; assign data_io=wr_en_o?data:32hz; initial begin $monitor($time,addr_o=%x,data_io=%x,wr_en_o=%x,rd_en_o=%x,addr_o,data_io,wr_en_o,rd_en_o); clk_o=1b0; rst_o=1b1; wr_en_o=1b0; rd_en_o=1b0; addr_o=8b0; data=32h0; #100; rst_o=1b0; write(8h02,32h23); write(8h03,32h53); write(