大规模集成电路_第5章_数字集成电路系统设计.pptVIP

第五章 数字集成电路系统设计 5.1 二进制加法器(Adder) 5.2 二进制乘法器(Multiplier) 5.3 桶型移位器(Barrel Shifter) 5.4 可编程逻辑器件 5.5 半导体存储器 5.1 二进制加法器（Adder） 5.1.1 一位加法器——半加器（Half Adder）与全加器（Full Adder） 根据二进制的运算规则， 两个一位二进制数相加的真值表如表 5 - 1 所列。 根据该真值表， 可以得到一位半加器的逻辑运算表达式： Sum=A XOR B Carry=A AND B (5 -1) 由上可见， 对于任意两个一位二进制数相加， 其结果除了本位的和（Sum）之外， 还可能向上一位产生进位（Carry）。 这样一来， 在多位加法运算中， 高位数值相加时， 不但要考虑本位数的运算， 还必须考虑下一位运算向本位产生的进位。 全加器就是完成此功能的运算部件， 一位全加器真值表如表 5-2 所列。 一位全加器的逻辑运算表达式为： 根据式(5 - 2)可以得到一位全加器的逻辑电路图如图 5 - 1 所示。 注意， 该全加器电路利用进位输出信号Cout来产生和Sum， 此时Sum信号相对于Cout会有一个延时。 该特性对于多位并行加法器是合适的， 因为在多位并行加法器中, Cout信号是“逐级”通过各位的， 所以进位延时应尽量小。 5.1.2 n位并行加法器 所谓并行相加， 是指n位被加数中的每一位与n位加数中的各个对应位同时相加。 n位并行加法器由n个一位全加器相互连接构成， 其连接方式决定了该加法器的电路复杂程度和运算速度。 1. 行波进位加法器（Ripple Carry Adder） 将n个一位全加器以图 5 - 2所示的形式连接在一起（最低位可使用一位半加器）， 就构成了一个n位行波进位加法器。 该加法器每一位的进位输入均由相邻的低位送来， 在最高位（n-1）得到最后的进位输出Carry， 输出的和(Sum)则从各个相应位取得。 2. 选择进位加法器（Carry Select Adder） 选择进位加法器将需要相加的n位二进制数分成具有相同位数（p位）的m 组， 每组的相加电路由两个p位的行波进位加法器和一个多路数据选择器（MUX）构成。 电路中一组加法器的进位输入为“1”， 另一组的进位输入为“0”， 多路数据选择器用于从两个加法器的“和”中选择一个作为最终的输出。 该电路允许各个分组的数据相加以并行的方式进行， 而不需等待下一组送来的进位。 下一组的进位只用于控制多路数据选择器从两个加法器的“和”中选择一个作为最终的输出。 16位选择进位加法器的电路构成如图 5 - 3 所示。 根据以上电路可以看出， 选择进位加法器运算总延迟时间为 Ta=p*Tc+TMUX+Tsel (5 - 3） 式中： Tc——一位全加器的进位延迟时间；  TMUX——多路数据选择器的延迟时间；  Tsel——多路数据选择器选择控制信号的生成延迟。 3. 超前进位加法器（Carry Lookahead Adder） 上述两种多位并行加法电路构成的基本单元都是行波进位加法器， 只不过依据结构的不同行波进位的位数有所不同而已。 在进行计算时， 两种电路所产生的最大延迟均为进位传递时间。 为了进一步提高运算速度， 经过对多位加法运算算法的研究， 设计出了超前进位加法电路。 所谓超前进位, 是依据低位的加数和被加数的状态来判断本位是否有进位， 而不必等待低位送来的实际进位信号， 从而大大提高了多位加法的运算速度。 超前进位加法器的构成原理是： 假设有被加数 An-1An-2…A2A1A0与加数Bn-1Bn-2…B2B1B0相加， 从各位产生的进位信号分别是Cn-1Cn-2…C3C2C1C0， 于是有： 定义两个辅助公式：