MAX+plusⅡ,EDA实验六.docVIP

310316070202王伟民 实验六 计数译码显示电路设计 实验目的 掌握元件例化语句的使用方法。 学会简单的计数译码显示电路的设计方法。 学习VHDL的层次化设计方法。 实验内容 用元件例化语句完成全加器的设计。 设计计数译码显示电路。 实验步骤 全加器的设计 参考图1所示全加器的原理图，用元件例化语句完成一位全加器的设计。 图1 一位全加器逻辑原理图 计数译码电路设计 参考图2，用VHDL完成底层文件即十进制计数器、BCD/七段译码电路的设计。进行编辑、编译、仿真，最后创建元件。 图2 计数译码电路原理图 用原理图输入方式或元件例化语句完成顶层文件设计。进行编辑、编译、仿真、引脚锁定并下载到目标芯片中。 1半加器程序 -- h_adder LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END h_adder; ARCHITECTURE behav2 OF h_adder IS BEGIN co=NOT(a NAND b); so=(a OR b) AND (a NAND b); END behav2; 2全加器代码 -- f_adder LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT(ain,bin,cin:IN STD_LOGIC; cout,sum:OUT STD_LOGIC); END f_adder; ARCHITECTURE behav OF f_adder IS COMPONENT h_adder PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END COMPONENT h_adder; COMPONENT or2_1 PORT(x,y:IN STD_LOGIC; z:OUT STD_LOGIC); END COMPONENT or2_1; SIGNAL d,e,f:STD_LOGIC; BEGIN u1: h_adder PORT MAP(ain,bin,d,e); u2: h_adder PORT MAP(e,cin,f,sum); u3: or2_1 PORT MAP(d,f,cout); END behav; 3全加器仿真图 4十进制计数器代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt10 IS PORT ( clk:IN STD_LOGIC; clr:IN STD_LOGIC; en:IN STD_LOGIC; q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END cnt10; ARCHITECTURE behav OF cnt10 IS BEGIN PROCESS (en,clk,clr) BEGIN IF en=1 THEN ELSIF clr=1 THEN q=0000; ELSIF clk EVENT AND clk=1 THEN IF q=8 THEN q=q+1; ELSE q=0000; END IF; END IF ; END PROCESS; END behav; 5十进制计数器仿真图 6BCD/七段译码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder7 IS PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); led7s:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END decoder7; ARCHITECTURE behav OF decoder7 IS BEGIN PROCESS(a) BEGIN CASE a IS WHEN 0000=led7s=0111111;