MAX+plusⅡ,EDA实验六.docVIP

310316070202王伟民 实验六 计数译码显示电路设计 实验目的 掌握元件例化语句的使用方法。 学会简单的计数译码显示电路的设计方法。 学习VHDL的层次化设计方法。 实验内容 用元件例化语句完成全加器的设计。 设计计数译码显示电路。 实验步骤 全加器的设计 参考图1所示全加器的原理图，用元件例化语句完成一位全加器的设计。 图1 一位全加器逻辑原理图 计数译码电路设计 参考图2，用VHDL完成底层文件即十进制计数器、BCD/七段译码电路的设计。进行编辑、编译、仿真，最后创建元件。 图2 计数译码电路原理图 用原理图输入方式或元件例化语句完成顶层文件设计。进行编辑、编译、仿真、引脚锁定并下载到目标芯片中。 1半加器程序 -- h_adder LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END h_adder; ARCHITECTURE behav2 OF h_adder IS BEGIN co=NOT(a NAND b); so=(a OR b) AND (a NAND b);