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64进制BCD码计数器VHDL设计
实验名称：实验六 时序逻辑VHDL设计——计数器
二、64进制BCD码VHDL设计
1.实体框图
2.程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CDU_64A IS
PORT(CLK:IN STD_LOGIC;
Q22:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
Q11:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END CDU_64A;
ARCHITECTURE AA OF CDU_64A IS
SIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF(CLKEVENT AND CLK=1)THEN
IF(COUT2=6 AND COUT1=3)THEN COUT2=0000;COUT1=0000;
ELSIF(COUT1=9)THEN COUT2=COUT2+1;COUT1=0000;
ELSE COUT2=COUT2;COUT1=COUT1+1;
END IF;
END IF;
END PROCESS;
Q22=COUT2;
Q11=COUT1;
END AA;
3.仿真波形图
4.仿真波形分析
由图可知，clk为上升沿时计数。该程序设计为64进制BCD码。
三、64进制二进制码VHDL设计
1.实体框图
2.程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CDU_64B IS
PORT(CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END CDU_64B;
ARCHITECTURE BB OF CDU_64B IS
SIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF(CLKEVENT AND CLK=1)THEN
IF(COUT2=4 AND COUT1=15)THEN COUT2=0000;COUT1=0000;
ELSIF(COUT1=15)THEN COUT2=COUT2+1;COUT1=0000;
ELSE COUT2=COUT2;COUT1=COUT1+1;
END IF;
END IF;
END PROCESS;
Q=COUT2COUT1;
END BB;
3.仿真波形图
4.仿真波形分析
由图可知，clk为上升沿时计数。该程序设计为64进制二进制码。
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