基于FPGA的硬件电路设计演示幻灯片.pptVIP

Step1 建立工作库文件夹 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意，不可 用中文！ Step2 编辑输入并保存VHDL源文件 新建一个设 计文件 使用文本输入方 法设计，必须选择 打开文本编辑器 Step3 在文本编辑窗中输入VHDL文件及存盘 建立文本编辑器对话框 文本编辑窗 用键盘输入设计 文件：多路选择器 存盘文件名必须 取为：mux21a.vhd 注意，要存在 自己建立的 文件夹中 文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！ Step4 将当前设计设定为工程 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 Step5 选目标器件 选择编译器 编译窗 Step6 编译及纠错 选择VHDL文本编译版本号和排错 选择此项 选择VHDL1993项 选择此项 消去这里的勾 编译出错！ 确定设计文件中的错误 打开错误提示窗 错误所在 错误所在 改正错误 完成编译！ 首先选择此项， 为仿真测试新 建一个文件 Step7 建立波形文件 选择波形 编辑器文件 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK” 消去这里的勾， 以便方便设置 输入电平 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 选择END TIME 调整仿真时间 区域。 选择65微秒 比较合适 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 先点击‘b’，将其 点为黑色 然后先点击此处 将弹出时钟周期 设置窗 设置输入信号‘b’ 的周期为800ns 设置输入信号‘a’ 的周期为2us 仿真波形文件 存盘！ 选择仿真器 运行仿真器 Step8 时序仿真 mux21a仿真波形 选择引脚 锁定选项 引脚窗 Step9 引脚锁定及再编译 此处输入 信号名 此处输入 引脚名 按键 “ADD”即可 注意引脚属性 错误引脚名将 无正确属性！ 浅谈基于FPGA的电路设计 报告人：吴爱平 2005/11/13 参考资料 VHDL电路设计技术 国防工业出版社 CPLD系统设计技术入门与应用 电子工业出版社 基于FPGA的嵌入式系统设计 西电出版 Altera FPGA/CPLD设计(基础篇) EDA先锋工作室 网站： WWW.PLD.COM.CN WWW.EDACN.NET WWW.ALTERA.COM 浅谈基于FPGA的电路设计 FPGA概述 设计过程 注意事项 温馨提示 如果你打算5年成为高手，你可能2-3年就可以达到； 如果你打算1年成为高手，你可能5年达不到。 ---梁肇新 汇报结束，敬请批评指正！ FPGA概述 可编程器件发展历程及现状 内部结构及实现原理 开发平台 硬件开发语言 可编程逻辑器件的发展历程 70年代 80年代 90年代 PROM 和PLA 器件 改进的 PLA 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 内嵌复杂 功能模块 的SoPC 2000年 PLD发展历程及现状 FPGA（Field Programmable Gates Array） CPLD （Complex Programmable Logic Device） 三大公司 全球最主要的可编程逻辑器件厂商 Altera Xilinx Lattice 2005年第1季度（1～3月）结算 公司名称 销售额 每股净盈亏 （美元） （美元） 与上年同期相比 GAAP （含相当） Pro Forma Xilinx, Inc. 3亿9100万 -3％ 0.19 — Altera Corp. 2亿6480万 ＋9％ 0.17 — Lattice Semiconductor Corp. 5130万 -13％ -0.10 -0.06 Actel Corp. 4400万 ＋4％ 0.06 0.08 QuickLogic Corp. 1250万 ＋21％ 0.03 0.03