第7次 有限状态机设计.pptVIP

《EDA技术与PLD设计》 第7章 有限状态机的设计 通信工程学院 尹廷辉讲师 二??五年三月二十一日 用状态机描述计数器 试用VHDL语言描述一模5加法计数器。 使用另一个进程用于输出信号 process(q) begin case q is when 100=z=1; when others=z=0; end case; end process; 将两个进程合并在一起，行吗？ process(clk) begin if clkevent and clk=1 then case q is when 000=q=001;z=0; when 001=q=010;z=0; when 010=q=011;z=0; when 011=q=100;z=0; when 100=q=000;z=1; when others=q=000;z=0; end case; end if; 两种描述方法比较 用状态机描述序列检测器 状态编码 枚举类型 VHDL自带的数据类型： BIT STD_LOGIC INTEGER 用户自定义的数据类型： 枚举类型（Enumerated Data Type） 枚举类型举例 101序列检测器的四个状态S0～S3定义如