EDA教程——第二章PLD硬件特性与编程技术.pptVIP

2.1 PLD概论 CPLD和FPGA的主要区别： 2.2 低密度PLD可编程原理 简单PLD是早期出现的可编程逻辑器件，它们的逻辑规模都比较小，只能实现通用数字逻辑（如74系列）的一些功能，在结构上是由简单的“与－或”门阵列和输入输出单元组成。 常见的简单PLD有PROM、PLA、PAL和GAL等。 2.2.1 电路符号表示 图2-3是常用的逻辑门符号与现有国际符号的对照表，在常用的EDA软件中，原理图一般用图中所示的“常用符号”来描述表示的。 2.2.2 PROM PROM（Programmable Read Only Memory）：可编程只读存储器。ROM器件主要由地址译码器、ROM单元阵列和输出缓冲部分构成。图2-9是PROM的基本结构。 2.2.3 可编程逻辑阵列PLA PROM的与阵列是全译码器，产生全部最小项； PROM实现组合逻辑函数在输入变量增多时，存储单元利用率大大降低， PLA对PROM进行了改进，其与阵列和或阵列都可编程。任何组合逻辑函数均可以采用PLA来实现，但需要把逻辑函数化成最简的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算，以提高阵列的利用率。 2.2.4 可编程阵列逻辑PAL 2.2.5 通用阵列逻辑器件GAL 1985年，Lattice在PAL的基础上，设计出了GAL器件。 GAL首次采用了EEPROM工艺，使得GAL有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。 GAL为与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行较大的改进，在GAL的输出部分增加输出逻辑宏单元OLMC（Output Logic Macro Cell）。 在流行的CPLD中，Altera的MAX7000S系列器件具有一定的典型性，故以此为例介绍CPLD的结构和工作原理。 宏单元 宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器，它们可以被单独地配置为时序逻辑和组合逻辑工作方式。 组合逻辑电路的实现 逻辑阵列：可编程的“与”阵列 乘积项选择矩阵：固定的“或”阵列 可编程D触发器 扩展乘积项 虽然，大部分逻辑函数能够用在每个宏单元中的5个乘积项实现，但更复杂的逻辑函数需要附加乘积项。可以利用其它宏单元以提供所需要的逻辑资源，对于MAX7000S系列，还可以利用其结构中具有的共享和并联扩展乘积项（如图2-20、2-21所示）。这两种扩展项作为附加的乘积项直接送到本LAB的任意一个宏单元中。 FPGA和CPLD的选用 1、器件的资源 三家主流公司产品： Altera、Xilinx：数千门 ~ 数百万门 Lattice：数万门以下 资源占用以仿真系统给出的报告为准，并应留有适当的余量（20%）。 2、芯片速度 芯片速度越高，其对微小毛刺信号的反 映越灵敏，系统工作的稳定性越差。 芯片的速度等级与其价格的关系。 3、器件功耗 CPLD：5 V、3.3 V FPGA：5 V、3.3 V、2.5 V、 1.8 V、1.5 V 4、FPGA/CPLD的选择 CPLD选用： （1）逻辑密集型； （2）中小规模（1000 ~ 50000）； （3）免费软件支持； （4）编程数据不丢失，电路简单； （5）ISP特性，编程加密； （6）布线延迟固定，时序特性稳定； FPGA选用： （1）数据密集型； （2） 大规模设计（5000 ~ 数百万门）； （3） SOC设计； （4）ASIC的设计仿真； （5）布线灵活，但时序特性不稳定； （6）需用专用的 ROM 进行数据配置。 5、FPGA/CPLD封装 常见封装：PLCC、PQFQ、TQFP、RQFP、 VQFP、MQFP、PGA、BGA等。 引脚数：28 ~ 1517 （1） CPLD的编程与FPGA的配置 （2）FPGA的配置方式 1、工作状态 初始化状态：加电时对FPGA的内部存储器初始化，为配置状态做准备。 配置状态：将外部ROM中保存的编程数据传入FPGA 用户状态：FPGA按照用户设计要求正常工作。 （2）FPGA的配置