EDA课程设计报告 交通灯控制器.docVIP

郑州航空工业管理学院 电子通信工程系 EDA技术及应用课程设计报告 题目： 交通灯控制器　　 姓　　名： 学　　号： 同组成员： 指导老师： 年 月 日 目 录 一、设计任务书 二、硬件系统设计 1、电路原理图 1.1 CPLD核心电路 1.2 数码管显示电路 1.3电源电路 1.4 LED指示灯电路 2、管脚分配 3、设计方案 三、Verilog HDL　代码设计 四、系统调试 1、逻辑功能模块RTL级描述 2、仿真图 五、总结 1、对本次课程设计的总结 六、参考文献 一、设计任务书 设计要求 （1）主干道通行（绿灯）：支干道有车24秒；支路红灯，数码管实时显示倒计时的秒，秒计时的频率为1Hz 。 （２）主干道缓冲（黄灯）：6秒，(不显示计数)，秒计时的频率为1Hz 。 （３）支路通行（绿灯）：20秒，主干道红灯，数码管实时显示倒计时的秒，秒计时的频率为1Hz 。 （４）支路缓冲（黄灯）：6秒，不显示，秒计时的频率为1Hz 。 数码管采用动态显示。 其他要求： （1）晶振为12 MHz （2）采用CPLD 器件，为ALTERA 的EPM7064SL-44 （3）采用数码管显示 二、硬件系统设计 1、电路原理图： 1.1 CPLD核心电路 1.2 数码管显示电路 1.3电源电路 1.4 LED指示灯电路 2、管脚分配 管脚分配：CPLD型号： FAMILY：MAX7000AE DEVICE：EPM7064AELC44-10 sys_clk : pin 43 // 12Mhz 4个LED灯： led0 ~ led3 : pin 14 16 17 18 8个数码管：8个位线：com0~com3(dig0~dig3)pin 34, 33，31, 29, com4~com7 (dig4~dig7)：pin 28 , 27,26 , 25 8个数据线：seg0~seg 3: pin 36, 37 ,39, 40 seg4~seg 7: pin 41, 4 , 5, 6 4个按键：sw0~sw3: pin 19, 20, 21, 24 三、Verilog HDL　代码设计 module ds(clk,led,dig,seg); //输入 input clk; //输出 output[3:0] dig; output[7:0] seg; output[4:0] led; //定义变量 reg[24:0] count; reg[15:0] miao; reg[4:0] leden; reg[7:0] seg_r; reg[3:0] dig_r; reg[3:0] disp_dat; reg sec; reg num; reg[1:0] flag;reg[1:0]f2; //计数变量 assign dig=dig_r; assign seg=seg_r; assign led=leden; //秒产生信号 always@(posedge clk) begin count=count+1b1; if(count==25d) begin count=25b0; sec=~sec; end end //数码管动态扫描 always@(posedge clk) begin case(count[16:15]) 0:disp_dat=miao[3:0]; 1:disp_dat=miao[7:4]; 2:disp_dat=miao[11:8]; 3:disp_dat=miao[15:12]; endcase case(count[16:15]) //选择数码管显示位 0:dig_r=4b1110; 1:dig_r=4b1101; 2:dig_r=4b1011; 3:dig_r=4b0111; endcase end always@(posedge clk) begin case(disp_dat) 4h0:seg_r=8hc0; 4h1:seg_r=8hf9; 4h2:seg_r=8ha4; 4h3:seg_r=8hb0; 4h4:seg_r=8h99; 4h5: