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条件信号赋值语句与进程中的多选择 if 语句等价： q = a WHEN sela = ‘1’ ELSE b WHEN selb = ‘1’ ELSE c; PROCESS(sela, selb, a, b, c) BEGIN IF sela=‘1’ THEN q = a; ELSIF selb=‘1’ THEN q = b; ELSE q = c; END IF; END PROCESS; 3）选择信号赋值语句： 格式： with 选择表达式 select 赋值目标=表达式 when 选择值, 表达式 when 选择值, …… 表达式 when 选择值； 句末为，而非； 功能同进程中的 case语句。 例： architecture archmux2 of mux4 is begin with s select y=a0 when “00”, a1 when “01”, a2 when “10”, a3 when others; end archmux2; 当选择表达式和表达式中的信号值发生改变时，执行赋值语句。 当s、a0、a1、a2、a3的值发生改变时，执行赋值语句。 选择信号赋值语句与进程中的 case 语句等价： PROCESS(sel, a, b, c, d) BEGIN CASE sel IS WHEN “00” = q = a; WHEN “01” = q = b; WHEN “10” = q = c; WHEN OTHERS = q = d; END CASE; END PROCESS; WITH sel SELECT q = a WHEN “00”, b WHEN “01”, c WHEN “10”, d WHEN OTHERS; 1、层次化设计 VHDL的层次化设计与元件（Component） VHDL层次化设计示意： top.vhd entity-architecture “top” component “mid_a” component “mid_b” mid_a.vhd entity-architecture “mid_a” component “bottom_a” mid_b.vhd entity-architecture “mid_b” component “bottom_a” component “bottom_b” bottom_a.vhd entity-architecture “bottom_a” bottom_b.vhd entity-architecture “bottom_b” 2. 元件声明 对所调用的较低层次的实体模块（元件）的名称、端口类型、数据类型的声明。 语法： component 元件名 [generic (类属声明)；] [port (端口声明)；] end component; 元件声明类似实体声明（entity） 例：元件声明 可在以下部分声明元件： 结构体（Architecture） 程序包（Package） 块（Block） 被声明元件的来源： VHDL设计实体； 其它HDL设计实体； 另外一种标准格式的文件，如EDIF或XNF； 厂商提供的工艺库中的元件、IP核。 3. 元件的例化